FD SOI生态持续完善，与FinFET分庭抗礼局势形成

传中芯国际14纳米FinFET后年量产

2017年11月底中芯国际完成权益类组合融资交易，合计募集资金9.72亿美元，创下2004年IPO以来*大金额的权益类融资，且除兆易**外，包括大唐控股、国家集成电路产业基金等均积极参与， 代表两大股东对于未来中芯国际发展的战略性支持，也突显中芯国际在中国半导体业发展蓝图上将持续扮演关键的角色。事实上，2017年11月兆易**公布将以不超过7000万美元的额度来认购中芯国际的配售股份，而交易完成后，兆易**将持有中芯国际1.02%的股份，不但可藉由中芯国际的产能来确保兆易**NORFlash供货的稳定性， 且双方可以发展多层次的战略合作关系之外，也显示半导体产业链的结合或策略联盟的频率将有所提升。而预料中芯国际的布局重点将包括:持续追赶先进制程、实施差异化策略、启动产能扩张、跨界整合后段封测等。 其中在制程的规画上显然将采取多元化的策略，也就是先前公司积极延揽前Samsung、台积电技术高层梁孟松，也就代表中芯国际并不放弃先进制程的追逐，其中中芯国际的**阶段PolySion制程已经量产， **阶段是**代的HKMG制程(中芯称为HKC制程)，已经在2017年**季开始产出，2017年

Achronix完成其基于16nm FinFET+工艺Speedcore eFPGA技术验证

本报讯 1月19日，基于现场可编程门阵列（FPGA）的硬件加速器器件和嵌入式FPGA（eFPGA）硅知识产权领域领导性企业Achronix半导体公司（Achronix Semiconductor Corporation）日前宣布：已完成了其采用台积电（TSMC）16nm FinFET+工艺技术的Speedcore eFPGA量产验证芯片的全芯片验证。通过在所有的运行情况下都采用严格的实验室测试和自动测试设备（ATE）测试，验证了Speedcore测试芯片的完整功能。Speedcore IP是一种完全排列架构技术，可以构建密度范围可从少于1万个查找表（LUT）一直到2百万个查找表再加大容量的嵌入式存储器和数字信号处理器（DSP）单元。通过特别为嵌入到系统级芯片（SoC）和专用芯片（ASIC）中而设计，Speedcore eFPGA IP代表新一代的可编辑逻辑技术。它支持SoC开发人员在其器件中设计可编程性，从而使这些器件成为具备可编程硬件加速功能的平台，来应对不断变化的标准，或使其产品不会过时。与独立FPGA芯片相比，Speedcore eFPGA提供了更小的片芯面积、更高的性能、更低的

3D NAND、FinFET开启蚀刻商机 TEL手上订单爆满

全球3D NAND、7/10纳米先进制程、大陆崛起等三股半导体势力抢着扩建新产能，尤其是3D NAND和FinFET制程对于微影、蚀刻、扩散、薄膜等设备需求大幅攀升，素有“军火供应商”之称半导体设备厂，处于流年正旺的轨道上，日本半导体设备大厂东京威力科创(TEL)蓄势待发，看好2020年在全球蚀刻设备市占率要攀升至30%。3D NAND、FinFET、多重曝光对蚀刻机台需求大增近几年半导体大厂和设备商的生态之间，出现不少变化，一方是新兴半导体技术包括鳍式场效电晶体(FinFET)、多重曝光(Multiple Patterning)、晶圆级封装(WaferLevel Package)、3D NAND技术等抬头，需要的设备系统越来越复杂。在设备商生态上，全球半导体设备产业正经历大整并，大型设备商借由不断购并的方式，让自己的经济规模更为壮大，增强议价能力，但这也挤压了小型设备商的生存空间。半导体业者指出，2D转进3D NAND技术后，晶圆堆叠层数不断攀升，从32/48层到今年主流的64/72层堆叠技术，2018、2019年将进入96层的3D NAND堆叠，而每堆叠一层就需要更多蚀刻，因此，3

新思16纳米FinFET接口IP组合符合严格汽车AEC-Q100 1级温度要求

用于LPDDR4、MIPI、PCI Express和以太网的DesignWare PHY IP，为ADAS和自动汽车SoC提供更高可靠性 亮点•利用16纳米FinFET制造工艺的DesignWare IP针对AEC-Q100进行设计和测试，包括LPDDR4、MIPI D-PHY、PCI Express 3.1和以太网IP•符合1级温度标准（环境温度为-40摄氏度至125摄氏度）以及任务剖面要求的IP，可提供测试报告,为汽车SoC提供更高可靠性•通过ASIL Ready ISO 26262认证的IP带有**包、FMEDA报告和**手册，可加速SoC级的功能**评估集微网消息，新思科技（Synopsys, Inc.，纳斯达克股票市场代码：SNPS）今天宣布，其用于LPDDR4 multiPHY、MIPI D-PHY和Multi-Protocol 10G PHY,支持PCI Express 3.1和以太网的16纳米FinFET DesignWare®接口IP已达到AEC-Q100 1级温度要求。这是新思在为设计人员提供多种汽车IP产品的长期努力中取得的*新成就。这些IP用于AEC-Q100的

高通7纳米世代回归台积电势在必行 联手转进FinFET制程

台积电、高通(Qualcomm)是全球少数可以投入7纳米以下**制程的半导体技术**者，高通技术授权事业工程技术副总Sudeepto Roy表示，与台积电近10年来的合作从65纳米开始，会一直走到FinFET制程世代。业界对此解读为高通在7纳米世代将重回台积电生产，在延续摩尔定律的艰钜道路上，台积电**是高通更值得信任的合作伙伴。 高通和台积电近10年来的合作轨迹从2006年一起开发65纳米制程，2007年开发45纳米制程，延续到2010年合作28纳米制程，然随着半导体产业转进至FinFET制程世代之后，高通与台积电的技术合作表面上看似断了线，因为当年在关键的16/14纳米制程抉择点上，高通碍于众多考量，选择采用三星电子(Samsung Electronics)14纳米制程，而非台积电16纳米制程。高通与三星的合作横跨两个半导体制程世代，从16纳米一路到10纳米制程，近期高通在7纳米制程重回台积电生产的传言甚嚣尘上，业界分为两派说法，一是高通手机应用处理器(AP)订单将采用台积电的7纳米制程生产，另一派说法则是高通将先释出基频(baseband)芯片给台积电的7纳米生产，但*关键的AP

微软Xbox One X SoC与AMD共同设计 采台积电16纳米FinFET+制程

微软(Microsoft)将于11月7日开始出货其新一代游戏主机Xbox One X，并已启动首波预购、售价499美元，而微软也在本届Hot Chips大会上详细介绍Xbox One X搭载的系统单芯片(SoC)，其命名为“Scorpio Engine”，由微软与AMD(AMD)共同设计，采台积电16纳米FinFET+制程技术打造，SoC整体面积达到359平方公厘，内建70亿颗电晶体、具备6TFlops绘图效能，这款SoC推出的目标，即欲平衡微软这款新一代Xbox机型支持4K游戏的成本与效能。 根据科技网站EE Times及Toms Hardware报导，微软这款Xbox One X SoC内建8颗时脉运作2.3GHz的x86 Jaguar核心，较前一代Xbox One S速度快上31%，支持4K、2160P 60Hz的游戏内容，并分享4 Mbytes L2的高速缓存，搭载12 GBytes GDDR5存储器，而非前一代或高频宽存储器(HBM)模组所采用的32 Mbytes嵌入式静态随机存取存储器(SRAM)。这款SoC的绘图芯片(GPU)运算单位就占据该SoC大型晶粒面积的多数部分，

Mentor支持TSMC 7nm FinFET Plus和12nm FinFET工艺技术

集微网消息，Mentor, a Siemens business 今日宣布 Mentor Calibre® nmPlatform 和 Analog FastSPICE™ (AFS™) Platform 获得 TSMC 12nm FinFET Compact Technology (12FFC) 和*新版本 7nm FinFET Plus 工艺的认证。Nitro-SoCTM 布局和布线系统也通过了认证，可以支持 TSMC 的 12FFC 工艺技术。 TSMC 设计基础架构营销部**总监 Suk Lee 说道：“TSMC 很荣幸与 Mentor 展开密切合作，Mentor 为工具流程提供了更多功能，以便支持我们的全新 12nm 和 7nm FinFET Plus 工艺，从而继续增加其对 TSMC 生态系统的价值。多年以来，Mentor 一直都是我们的战略合作伙伴，西门子承诺继续在 Mentor 的电子设计自动化 (EDA) 技术领域进行投资，我们也期望帮助双方的共同客户向市场推出更加令人惊叹的全新 IC **产品。”Mentor 针对 TSMC*新版本的 12nm 和 7nm FinFET

详解先进的半导体工艺之FinFET

FinFET称为鳍式场效晶体管（FinField-EffectTransistor;FinFET）是一种新的互补式金氧半导体（CMOS）晶体管。闸长已可小于25奈米。该项技术的发明人是加州大学伯克利分校的胡正明教授。Fin是鱼鳍的意思，FinFET命名根据晶体管的形状与鱼鳍的相似性。发明人该项技术的发明人是加州大学伯克利分校的胡正明（ChenmingHu）教授。胡正明教授1968年在台湾国立大学获电子工程学士学位，1970年和1973年在伯克利大学获得电子工程与计算机科学硕士和博士学位。现为美国工程院院士。2000年凭借FinFET获得美国国防部**研究项目局*杰出技术成就奖 （DARPAMostOutstandingTechnicalAccomplishmentAward）。他研究的BSIM模型已成为晶体管模型的**国际标准，培养了100多名学生，许多学生已经成为这个领域的大牛，曾获Berkeley的*高教学奖;于2001~2004年担任台积电的CTO。胡正明（ChenmingHu）教授FinFET的工作原理FinFET 闸长已可小于25nm，未来预期可以进一步缩小至9nm，约是人类

苹果A11芯片下月投产 采用10nm FinFET工艺

根据国外媒体报道，台积电将在4月份开始苹果A11芯片的量产，并在7月份前达到5000万的产能。A11芯片将被应用在今年晚些时候发布的新一代iPhone当中，包括iPhone 7s、7s Plus、以及全新的iPhone 8。 据报道，A11芯片基于10nm FinFET工艺打造，并采用晶圆级扇出封装技术。相比使用16nm FinFET工艺制作的A10芯片，新的10nm工艺预计会进一步提升芯片的能效，并提供更加流畅的用户体验。 在2017年年底之前，台积电预计将产出总计1亿块A11芯片。在去年夏天，相关报道确认了台积电将成为A11芯片的**供应商，该芯片的设计在当时也已经完成。iPhone 7和7 Plus所使用的A10芯片同样全部由台积电负责生产，这也帮助这家台湾企业在去年年末实现了收益增长。台积电发言人Michael Karmer在本月早些时候曾提到，公司将在2018年再决定是否在美国开设主要生产工厂。Karmer表示，如果将生产转移到美国，他们的“灵活度”将会大幅下降。但如果*终决定在美国建厂（为苹果生产芯片），那相关投入将会高达160亿美元。

莫大康：SOI与FinFET技术谁更优

1999年，胡正明教授在美国加州大学领导着一个由美国国防部**研究计划局（DARPA）出资赞助的研究小组，当时他们的研究目标是CMOS技术如何拓展到 25nm及以下领域，显示有两种途径可以实现这种目的：一是立体型结构的FinFET晶体管，另外一种是基于SOI的超薄绝缘层上硅体技术 (UTB-SOI,也就是我们常说的FDSOI晶体管技术)。 体硅CMOS技术走到22nm之后，因为光刻技术所限，特征尺寸已很难继续微缩，急需革新技术来维持进一步发展。在众多的候选技术之中，FDSOI(Fully Depleted SOI，全耗尽SOI)技术**竞争力。对于FDSOI晶体管，硅薄膜自然地限定了源漏结深，同时也限定了源漏结的耗尽区，从而可改善DIBL(Drain Induced Barrier Lowering，漏致势垒降低)等短沟道效应，改善器件的亚阈特性，降低电路的静态功耗。此外，FDSOI晶体管无需沟道掺杂，可以避免RDF(Random Dopants Fluctuation，随机掺杂涨落)等效应，从而保持稳定的阈值电压，同时还可以避免因掺杂而引起的迁移率退化。FD-SOI技术不仅能得到Fi

SOI与FinFET技术谁更优

1999年，胡正明教授在美国加州大学领导一个由美国国防部**研究计划局（DARPA）出资赞助的研究小组，这个小组当时的研究目标是CMOS技术如何拓展到25nm及以下领域，实现这种目的有两种途径：一是立体型结构的FinFET晶体管，另外一种是基于SOI的超薄绝缘层上硅体技术（UTB-SOI，也就是我们常说的FD-SOI晶体管技术）。体硅CMOS技术走到22nm之后，因为光刻技术所限，特征尺寸已难继续微缩，急需革新技术来进一步发展。在众多的候选技术之中，FDSOI（Fully Depleted SOI，全耗尽SOI）技术**竞争力。对于FD-SOI晶体管，硅薄膜自然地限定了源漏结深，同时也限定了源漏结的耗尽区，从而可改善DIBL（Drain Induced Barrier Lowering，漏致势垒降低）等短沟道效应，改善器件的亚阈特性，降低电路的静态功耗。此外，FD-SOI晶体管无需沟道掺杂，可以避免RDF（Random Dopants Fluctuation，随机掺杂涨落）等效应，从而保持稳定的阈值电压，同时还可以避免因掺杂而引起的迁移率退化。FD-SOI技术不仅能得到FinFET全耗

联电宣布 14 纳米 FinFET 制程正式进入客户芯片量产阶段

晶圆代工大厂联华电子(以下简称联电)23 日发出消息宣布，该公司所自主研发的 14 纳米鳍式场效电晶体 (FinFET) 制程技术，已成功进入客户芯片量产阶段。联电表示，目前出货给主要客户的 14 纳米量产晶圆，良率已达先进制程的业界竞争水准，此制程将帮助客户开拓崭新的应用于电子产品。联电CEO颜博文表示，此次 14 纳米量产里程碑的达成，是联电与客户携手努力的成果。这象征了我们已成功地以合作模式，将先进技术导入市场。同时，联电与其他客户的合作也在顺利进行中，将持续优化此制程，充分发挥 14 纳米 FinFET 在效能、功耗和闸密度所具备的优势，以驱动次世代硅芯片于网络、人工智能和各类消费产品等各领域的应用。联电表示，联电的 14 纳米 FinFET 制程效能竞争力已达业界**标准，速度较 28 纳米增快 55%，闸密度则达 2 倍。此外，14 纳米制程的功耗亦较 28 纳米制程减少约 50%。此 14 纳米客户芯片现正于联电台南的 Fab 12A 晶圆厂生产中，未来将因应客户需求，稳步扩充其 14 纳米产能。

FinFET发明人胡正明 获颁“潘文渊奖｣

〔记者洪友芳／新竹报导〕“潘文渊奖｣今年迈入第10届，今年得奖者为美国加州大学柏克莱分校讲座教授胡正明，他也曾是台积电前技术长，主办单位表示，胡研发的3D鳍式电晶体（FinFET），突破物理极限，使元件更小，能源使用效率提高，堪称半导体工业40多年来*大变革，也使得摩尔定律得以延续至今，他对半导体产业贡献**，今下午将获颁奖。 胡正明（左）今获“潘文渊奖｣。（记者洪友芳摄）第10届“潘文渊奖｣颁奖典礼于今天下午在香格里拉台北远东国际饭店三楼宴会厅举行，典礼中并安排高峰论坛，主要由得奖人胡正明与清华大学讲座教授刘炯朗以“**人才培育—迈向科技新世代”为主题，共同探讨台湾科技新生代人才培育的关键力量与未来的机会发展。胡正明拥有荣誉事项与诸多头衔，获选过美国国家工程院院士、中研院院士、中国科学院外籍院士，也曾回台湾担任台积电首任技术长，也曾获得IEEE Jack Morton奖、IEEE Paul Rappaport奖、美国华裔工程师杰出终身成就奖、美国国家科学奖章、潘文渊基金会杰出研究奖等奖项，今年11月还获选为工研院新任院士，他拥有百余项**，发表过900多篇论文。胡正明11月1日回台接

谁是7纳米以下FinFET接班人 IMEC看好GAA NWFET技术

比利时微电子(IMEC)在2016国际电子元件会议(IEEE International Electron Devices Meeting ; IEDM)中首度提出由硅纳米线垂直堆叠的环绕式闸极(GAA)金属氧化物半导体场效电晶体(MOSFETs)的CMOS集成电路，其关键技术在于双功率金属闸极，使得n型和p型装置的临界电压得以相等，且针对7纳米以下技术候选人，IMEC看好环绕式闸极纳米线电晶体(GAA NWFET)会雀屏中选。 比利时微电子研究中心与全球许多半导体大厂、系统大厂均为先进制程和**技术的合作伙伴；其中，在CMOS先进逻辑微缩技术研究的关键伙伴包括有台积电、三星电子(Samsung Electronics)、高通(Qualcomm)、GlobalFoundries、美光(Micron)、英特尔(Intel)、SK海力士(SK Hynix)、Sony、华为等。针对半导体7纳米以下制程，究竟谁可以接棒FinFET技术？比利时微电子研究中心表示，目前看起来环绕式闸极纳米线电晶体(GAA NWFET)是*有可能成功突破7纳米以下FinFET制程的候选人。比利时微电子进一步分析，因

7nm后，这个技术将接替FinFET延续摩尔定律

比利时微电子 *〈搭载双功函数金属栅极的垂直堆栈环绕式栅极(GAA)硅纳米 CMOS 晶体管〉H. Mertens 等，IEDM 2016**〈以本体硅环绕式栅极垂直堆栈之水平纳米线技术中的静电放电二极管〉S.-H. Chen 等，IEDM 2016延伸阅读：台积电7nm制程新技术，速度提升4倍在12月3~7日于美国举行的IEEE国际电子元件会议上，台积电宣布以其*新版3D FinFET电晶体，可用于生产更新一代智能手机及其他移动装置处理器的**全新7纳米制程技术，借此正式加入全球7纳米制程技术竞争战场，并彰显其较英特尔更快的制程技术进展，显示晶圆代工厂...OFweek电子工程网讯 据海外媒体报道，即使近年摩尔定律(Moore’s Law)进展速度趋缓，但全球各家芯片制造商仍持续开发新一代制程技术。在12月3~7日于美国举行的IEEE国际电子元件会议(IEDM)上，台积电宣布以其*新版3D FinFET电晶体，可用于生产更新一代智能手机及其他移动装置处理器的**全新7纳米制程技术，借此正式加入全球7纳米制程技术竞争战场，并彰显其较英特尔(Intel)更快的制程技术进展，显示晶圆代工厂

中国微电子所在FinFET工艺上的突破有何意义？

雷锋网按：SOI技术作为一种全介质隔离技术，可以用来替代硅衬底。为何FinFET会成为主流，即便是掌握了22nm FD-SOI工艺的格罗方德还是购买了三星的14nm FinFET技术授权呢？本文将会解析：新型FinFET逻辑器件工艺突破到底有什么影响？ *近，中国微电子所集成电路先导工艺研发中心在下一代新型FinFET逻辑器件工艺研究上取得重要进展。微电子所殷华湘研究员的课题组，利用低温低阻NiPt硅化物在新型FOI FinFET上实现了全金属化源漏（MSD），能显著降低源漏寄生电阻，从而将N/PMOS器件性能提高大约30倍，使得驱动性能达到了******。基于本研究成果的论文被2016年IEEE国际电子器件大会（IEDM）接收，并在IEDM的关键分会场之一——硅基先导CMOS 工艺和制造技术（PMT）上，由张青竹做了学术报告。那么，这个新型FinFET逻辑器件工艺是干啥用的呢?通俗的说就是下一用来制造CPU等逻辑器件的工艺，举例来说，现在14/16nm芯片大多采用FinFET工艺，而这个新型FinFET则是国内对下一代工艺的有益探索。| FinFET和SOI在介绍微电子所开发出的新工

中国半导体工艺落后国际大厂 谈突破先了解FinFET和胡正明

高通发布10nm骁龙835处理器，三星FinFET打造

2016年11月17日，Qualcomm Incorporated（今日宣布，其子公司Qualcomm Technologies， Inc.（QTI）和三星电子有限公司延续双方十年之久的战略性晶圆代工合作，将采用三星10纳米FinFET制程工艺打造Qualcomm Technologies*新款**处理器——Qualcomm®骁龙™835处理器。在下一代**处理器中采用三星先进制程的决定，突显了Qualcomm Technologies作为移动平台技术领军企业的不懈努力。Qualcomm Technologies. Inc.产品管理**副总裁Keith Kressin表示：“我们非常高兴继续与三星合作，共同开发**移动行业的产品。全新10纳米制程节点的采用，预计将使我们**系列的骁龙835处理器带来更低的功耗与更高的性能，同时也让我们能够增加诸多全新功能，从而提升未来的移动终端用户体验。”今年10月，三星宣布率先在业界实现了10纳米 FinFET工艺的量产。与其上一代14纳米FinFET工艺相比，三星10纳米工艺可以在减少高达30%的芯片尺寸的基础上，同时实现性能提升27%或高达40%

三星采用14nm FinFET工艺量产可穿戴设备用处理器 新动态

韩国三星电子公司2016年10月11日宣布，开始量产面向可穿戴设备的应用处理器IC“Exynos 7 Dual 7270”(英文发布资料)。采用该公司的14nm FinFET工艺制造。新产品集成了2个“ARM Cortex-A53”CPU内核。据三星介绍，与采用28nm平面CMOS工艺制造的以往产品相比，新产品的功率效率提高了20%。另外，新产品还内置了CAT.4 LTE 2CA调制解调器、Wi-Fi电路、蓝牙电路、FM广播和GNSS(Global Navigation Satellite System，全球卫星导航系统)电路等。三星将利用自己的SiP(System-in-Package)-ePoP(embedded Package-on-Package)封装技术，将新产品与DRAM、NAND闪存、PMIC(Power Management Integrated Circuit，电源管理集成电路)集成在一个封装内提供。通过采用这种方式，在保持与上一代产品相同的封装面积(100mm2)的同时，高度降低了30%。另外，三星正在面向设备厂商提供由新产品、NFC(Near Field Comm

**三星和格罗方德？台积电将率先发布7nm FinFET技术

台积电、三星、格罗方德等半导体大厂开启在 7 纳米制程争战，而现在台积电有望**群雄在 2017 年国际固态电路研讨会(International Solid-State Circuits Conference，ISSCC)率先发布 7 纳米 FinFET 技术!全球 IC 设计领域论文发布*高指标国际固态电路研讨会(ISSCC)下届确定于 2017 年 2 月 5~9 日在美国加州登场，台积电设计暨技术平台组织副总侯永清将担任特邀报告(Plenary Talks)讲者。这次台积电 5 篇论文获选(美国台积电 1 篇)，2 篇论文为类比电路领域，内存电路设计则有 3 篇。值得关注的是，此次台积电将**业界在大会上发布 7 纳米 FinFET 技术。揭示迄今*小位数 SRAM 在 7 纳米 FinFET 的应用，验证 0.027μm2 256 Mbit SRAM 测试芯片在 7 纳米制程下，能大幅提升手机、平板电脑中央处理芯片运算速度，同时满足低功率需求。台积电、三星通常以 SRAM、DRAM 来练兵，先从内存下手，当良率提升到一定程度再导入逻辑产品。台积电先前预估 10 纳米年底量产、

FinFET技术发明人胡正明：网速有千百倍成长空间

半导体领域FinFET技术发明人胡正明说，由于半导体技术的突破，网际网路的速度和普及度还有千百倍的成长空间。 在中国大陆乌镇举行的第3届世界互联网大会，今年**举办“世界互联网**科技成果发布活动”，由海内外网路专家组成的专家征集并评选出15项***的技术成果和*具**性的商业模式。胡正明及其率领的研究团队，在半导体微型化的突破成就是其中之一。胡正明率领的美国加州大学柏克莱分校团队，将平面二维晶体管**制作成垂直三维的“鳍式电晶体”，让半导体微型化空间大幅成长，并由英特尔率先采用。如今，华为、三星、小米、苹果都在使用这个技术的产品。他说，半导体技术是网路一个重要的支柱和驱动力，透过这样的新技术，能改善网路的速度和成本，网路的速度和普及度还有千百倍的成长空间。胡正明曾任台积电首任技术长，他同时也是美国国家工程院院士、大陆的中国科学院外籍院士。胡正明告诉中央社记者，台湾在半导体产业上的优势是发展历史较早，具备人才和经验。对于近年两岸在半导体产业上的竞合，他说，生意上又要合作又要竞争，的确很难，但希望是良性竞争。至于大陆要花多少年就会在半导体领域赶上，他认为很难评估。今天所发布的**科技成果

三星被指盗取FinFET芯片**技术 将被起诉

判断FinFET、FD-SOI与平面半导体制程的市场版图还早

应对FinFET挑战 新思科技Customs Compiler 简化定制设计

本报记者 陈炳欣随着英特尔、三星和台积电**量产14纳米/16纳米工艺，且积极朝10纳米、7纳米迈进，半导体技术已正式跨入FinFET时代。不过，FinFET工艺节点无论在设计上，还是制造端，都对工程师提出更多挑战，特别是模拟与数字的混合电路设计变得更加复杂，定制设计工程师将不得不进行更多人工干预，从而花费更多时间方能完成从设计到仿真的全部任务流程。为此，新思科技（Synopsys）日前推出了新一代的Custom Compiler定制设计解决方案，其中革新性地采用了可视化辅助设计，配合Layout、Template、In-Design和Co-Design四种辅助功能，可有效简化定制设计流程，大幅缩短设计时间。根据新思科技Marketing Director Dave Reed的介绍，可以将以前1小时的任务，缩短至8分钟。FinFET节点电路设计复杂度倍增“随着14纳米/16纳米工艺产能的提高，越来越多设计公司开始将其纳入计划，而且我们发现国内公司往往更加偏爱采用先进工艺。因此，FinFET的应用正在成为市场趋势。”在对Custom Compiler进行产品发布时，Dave Reed首先

ARM首款台积10纳米FinFET多核测试芯片问世

ARM今(18)日宣布首款采用台积公司 10奈米FinFET制程技术的多核心 64位元 ARM v8-A 处理器测试晶片问世。模拟基准测试结果显示，相较于目前多用于多款**高阶手机运算晶片的16奈米FinFET+ 制程技术，此测试晶片展现更佳运算能力与功耗表现。 此款测试晶片已成功获得验证（2015 年第 4 季已完成设计定案），为 ARM 与台积公司持续成功合作的重要里程碑。此一验证完备的设计方案包含了EDA工具、设计流程及方法，能够使新客户采用台积公司*先进的10奈米 FinFET 制程完成设计定案。此外，亦可供 SoC 设计人员利用基础 IP (标准元件库、嵌入式记忆体及标准 I/O) 开发*具竞争力的 SoC，以达到*高效能、*低功耗及*小面积的目标。ARM 执行副总裁暨产品事业群总经理 Pete Hutton 表示：“高阶行动应用 SoC 设计的*高指导原则就是低功耗，因为现今市场对装置效能的需求日益高涨”。Pete Hutton进一步指出，“台积公司的 16奈米FFLL+ 制程与 ARM Cortex 处理器已奠定低功耗的新标准。我们与台积公司在10奈米FinFET制程技术

ARM首款基于台积公司10奈米FinFET多核心测试晶片问世

安谋国际(ARM)宣布首款采用台积公司10奈米FinFET制程技术的多核心64位元ARM v8-A处理器测试晶片问世。模拟基准测试结果显示，相较于目前多用于多款**高阶手机运算晶片的16奈米FinFET+制程技术，此测试晶片展现更佳运算能力与功耗表现。 此款测试晶片已成功获得验证(2015 年第 4 季已完成设计定案)，为该公司与台积公司持续成功合作的重要里程碑。此一验证完备的设计方案包含了EDA工具、设计流程及方法，能够使新客户采用台积公司*先进的10奈米FinFET制程完成设计定案。此外，亦可供SoC设计人员利用基础IP(标准元件库、嵌入式记忆体及标准I/O)开发具竞争力的SoC，以达到较高效能、较低功耗及较小面积。ARM执行副总裁暨产品事业群总经理Pete Hutton表示，高阶行动应用SoC设计的*高指导原则就是低功耗，因为现今市场对装置效能的需求日益高涨。台积公司的16奈米FFLL+制程与 ARM Cortex处理器已奠定低功耗的新标准。我们与台积公司在10奈米FinFET制程技术的合作，可确保在SoC层面上的效率，使客户在维持严苛的行动功耗标准下，同时能够有余裕发展更多的创

三星采用14nm FinFET工艺量产可穿戴设备用处理器

新思定制化设计 缩短FinFET设计流程

新思科技(Synopsys)发表客制化设计解决方案Custom Compiler，可有效应用在FinFET制程技术，让客制化设计流程从数天缩短至数小时以提高产能。 新思科技以全新自动化视觉辅助(visually-assisted automation) 技术因应客制化设计的挑战，不但能加速设计流程，同时能减少反覆设计并增加重复利用率为了，让FinFET布局(layout)的产能更上层楼。而藉由与业界**的客户紧密合作，全新开发的Custom Compiler目前已能运用于晶圆领导厂商的*先进制程节点量产，并支援FinFET制程技术。新思科技执行副总裁暨设计事业群总经理Antun Domic表示：“随着SoC设计复杂度与日俱增，现有的客制化设计工具已不敷使用，更徨论要因应FinFET制程复杂的设计规则所带来的挑战；Custom Compiler**的辅助工具将能协助设计人员应付FinFET设计中困难的布局挑战，同时大幅提升产能。”Custom Compiler辅助(Custom Compiler Assistant)是一套有助于提升产能的工具，运用布局设计人员所熟悉的图像使用模式(gra

Mentor协助三星*佳化10nm FinFET制程

Mentor Graphics宣布与三星电子(Samsung)合作，为三星代工厂10奈米FinFET制程提供各种设计、验证、测试工具及流程的*佳化。其中包括Calibre实体验证套件、Mentor Analog FastSPICE(AFS)平台、Olympus-SoC数位设计平台和Tessent测试产品套件。这些工具皆经过*佳化和认证，使SoC设计工程师能够快速适应三星代工厂先进的10奈米制程，并且对**次试产就能成功有极大的信心。 设计风格和制造制程之间的相互作用在10奈米会变得更为重要，因此可制造性设计(DFM)工具在验证流程中发挥关键作用。三星代工厂已对Calibre YieldEnhancer产品，特别是其SmartFill和ECO/Timing-Aware Fill功能进行认证，帮助设计工程师在多次更改设计的情况下，仍能满足制造制程平坦化要求，赶上交付制造期限。为了帮助设计工程师发现和解决潜在的微影相关问题，三星支援Calibre LFD工具的使用，该工具是基于Mentor的制程process-window modeling、光罩合成、光学邻近效应修正(OPC)和解析度增强(

英特尔发布14nmFinFET工艺Xeon处理器和使用3D NAND的SSD

英特尔于2016年4月1日发布了服务器用微处理器Xeon的新产品以及企业级SSD的新产品。两种类的新产品都容易实现SDI（软件定义基础架构），能轻松构建合适的云环境等。 此次发布的MPU是面向中端服务器的“Intel Xeon Processor E5-2600 v4系列”（开发代码：Broadwell-EP），利用14nm FinFET工艺制造。与利用22nm FinFET制造的上一代产品“Intel Xeon Processor E5-2600 v3系列”（开发代码：Haswell-EP）相比，强化了性能等。具体来说，每个插槽的CPU内核数/线程数量由*多18/36增至22/44；末级缓存容量由45MB增至55MB；支持的的DDR4内存速度也更高，上一代产品*高为DDR4-2133，而新产品达到DDR4-2400。SSD新产品有两个系列，分别是“Intel SSD DC P3320／P3520系列”和“Intel SSD DC D3700／D3600系列”。前者在英特尔SSD中**采用了3D NAND，其中，P3320的性能是SATA连接的现有产品的*高5倍。D3700／D3600

车用处理器掀先进制程战 瑞萨挺进16纳米FinFET

日前所举办的台北国际车用电子展，身为车用半导体主要供应商之一的瑞萨电子也趁此机会向台湾几家重要媒体分享该公司在车用半导体近期的产品策略与想法。 其中值得注意的是，瑞萨电子新一代的车用处理器H3，也已经进入了向重要客户送样的阶段，采用的制程是16nm FinFET，处理器核心架构为ARM的Cortex-A57与A53的八核心组合，晶圆代工厂则是大家所熟悉的晶圆代工龙头台积电。不过，采用16 nm FinFET制程的部份，仅有处理器核心的部份，为了能让H3在运作上更有效率，瑞萨电子采取系统级封装的作法，将处理器与记忆体等重要元件加以封装，在瑞萨电子的摊位上也可以看到H3的样品。瑞萨电子全球销售暨市场**副总裁川?学向台湾媒体分享，瑞萨电子美国分公司已经可以透过旗下的产品线来完成无人车的自动驾驶，如停车或是紧急煞车等，都能办到。瑞萨电子行销事业��兼营业暨应用技术事业部协理王裕瑞也进一步谈到，车用处理器已经进入了64位元架构，可以预期的是，其作业系统也会陆续跟进其脚步。然而，H3挟其强大的运算效能，是否能一口气取代诸多车用MCU（微控制器）的功能，王裕瑞进一步指出，从半导体技术演进来看，晶片势

物联网市场FD-SOI制程会取代FinFET吗？

全耗尽型绝缘上覆矽（FD-SOI）制程技术正从原本的“迟到”（too-late）位置摇身一变，成为可望在物联网（IoT）与汽车市场取代鳍式场效电晶体（FinFET）的理想替代方案了。对于许多人来说，业界主导厂商代表出席一场相关领域的业界活动，象征着为这项技术背书。 “我认为，FD-SOI正蓄势待发。也许还得经过几年的时间，但它终将获得新的动能，并发展成为一项关键技术，”International Business Strategies （IBS）创办人兼执行长Handel Jones指出。 相较于FinFET，FD-SOI具备更多优点。虽然FinFET的性能极高，但少了成本效率。FD-SOI基板虽然较昂贵，但制程却较低功耗、bulk性 能更好，也更适用于RF——而这正是IoT的关键。从设计的观点来看，FD-SOI较简单，让工程师在矽后（post-silicon）仍能调整产品。 “如果全球*大的公司——英特尔（Intel）在进入真正的14nm时遇到困难，你就会知道这项技术并不简单。”VLSI Research执行长Dan Hutcheson补充说，决定采用FD-SOI制程存在一些商业因素

力旺电子推出16nm精简型FinFET制程OTP矽IP

力旺电子宣布，其OTP NeoFuse技术成功于16FF+进阶版之16奈米精简型FinFET(16nm FinFET Compact，16FFC)制程完成验证。该公司于16FFC成功布建之NeoFuse技术，将能协助客户快速使产品由16FF+技术转进至进阶的16FFC制程平台。 力旺电子NeoFuse技术拥有优异的元件架构及超低电压操作记忆体元件的特性，在制程演进时，能快速地于新制程完成产品验证与布局。随着16奈米制程由16FF+进阶至16FFC制程平台，力旺电子NeoFuse矽智财规格同步进化，在提供客户更佳的技术规格的同时，亦协助客户得以灵活地于新制程平台进行产品规划。16FFC制程平台是为可兼顾*佳效能与功耗表现之先进制程平台，特别适合强调省电与成本效益的穿戴式装置与物联网之应用。16FFC制程平台将于2016进入试产阶段，力旺电子**业界在16FFC制程平台开发之NeoFuse矽智财预期将获消费性电子、行动装置应用客户广泛采用，以强化产品效能与成本竞争力。力旺电子NeoFuse技术已于16FFC平台完成功能验证，并将于今年第三季完成可靠性验证，可提供客户相当于16FF+制程平台

车用SoC如何克服多重图形与FinFET挑战

在今年度的国际固态电路会议（ISSCC 2016）上，有两款车用系统单芯片（SoC）成为数位处理器议程中*有趣、*大胆**的芯片技术展示；它们比分别由联发科（MediaTek）与AMD所发表的*新智能型手机与PC处理器内含更多核心、采用更激进的制程技术。那两款车用芯片是瑞萨（Renesas）设计、采用16奈米FinFET制程，其中之一是符合ISO26262标准、内含8颗ARMv8核心、2颗ARM R7核心以及3颗Imagination绘图处理（GPU）核心的车用**芯片；另一款则是针对车用资通讯娱乐系统与驾驶辅助系统应用的视讯处理器芯片，采用了6种不同类型的17颗视讯处理器。“在过去，技术推动者是智能型手机应用处理器，但情况已经改变了；”参与设计上述视讯SoC的瑞萨**工程师Seiji Mochizuki在接受EE Times美国版编辑访问时表示，有鉴于车用资通讯娱乐系统以及驾驶附注系统的需求：“车用SoC将会需要比智能型手机处理器高得多的性能，未来的车用处理器必须以*先进的技术来开发。”负责车用**SoC开发的另一位瑞萨工程师Chikafumi Takahashi补充指出：“这是来自

三星、台积电将成FinFET制程双雄说法有哪些依据？

Research and Markets 近期发布了 《2016-2022 年FinFET的全球市场报告》。报告分成了如下几个方面：技术（22nm，20nm，16nm，14nm，10nm，7nm），产品（CPU，SoC，FPGA，GPU，MCU和网络处理器），终端用户（智能手机，电脑和平板电脑，可穿戴设备和自动汽车）以及地区。 该报告涵盖了FinFET 市场的各个方面，如技术、产品、终端用户和覆盖领域。22nm工艺节点预计将占全球FinFET市场的*大份额。在预测期时间内，7nm FinFET工艺因各种芯片制作的需求而有望成为发展*快的技术。 在产品层面上看，FinFET市场被分割成了CPU、系统芯片、FPGA、GPU、MCU和网络处理器。CPU在2015年已经**过市场；而预测时间的范围内，GPU预计将以复合年增长率*高的形式发展。智能手机应用的处理器与CPU的发展情况类似。2015年，三星（韩国）凭借其 Exynos Octa7 芯片采用的14nm FinFET技术而引导了市场发展。2016年，其下一代芯片Exynos系列（Exynos Octa 8）由于有着更多的功能和更高的性能

iPhone 8处理器A12或将采用7纳米FinFET工艺制造

3月17日上午消息，芯片制造商台积电（TSMC）今天表示，正与ARM合作开发7纳米FinFET（鳍式场效晶体管）芯片制造工艺，*快将在2018用于生产苹果iPhone 8上的A12芯片组。根据台积电公布的时间表，7纳米FinFET工艺芯片将在明年投产，而大规模生产则需要一段时间，*早可能将于2018年正式量产，按照惯例，苹果iPhone 8将会在2018年亮相，其的搭载A12处理器或将采用台积电7纳米工艺制造。更先进的制程工艺意味着在更小的芯片上集成更多的晶体管，这将可以降低功耗。而FinFET技术通过改善晶体管的电路控制，减少漏电流，让处理器更加省电。目前，iPhone 6s上A9芯片由台积电和三星共同生产，其中台积电采用16纳米制程，而三星版A9则是14纳米工艺。同时，有消息称iPhone 7上的A10芯片将全部由台积电代工，依然是16纳米工艺。

ARM与台积公司合作7奈米FinFET制程技术

安谋国际(ARM)与台积公司近期共同宣布一项为期多年的协议，针对7奈米FinFET制程技术进行合作，包括支援未来低功耗、高效能运算系统单晶片(SoC)的设计解决方案。这项新协议将扩大双方长期的合作夥伴关系，推动先进制程技术向前迈进。另外，这项协议延续先前采用ARM Artisan基础实体IP之16奈米与10奈米FinFET的合作。 ARM执行副总裁暨产品事业群总经理Pete Hutton表示，既有以ARM为基础的平台已展现提升高达10倍运算密度的能力，支援特定资料中心的工作负载，未来该公司特别为资料中心与网路架构量身设计，并针对台积公司7奈米FinFET进行优化的技术，将协助双方客户在各种不同效能产品上皆能使用业界较低功耗的架构。此项*新协议奠基于该公司与台积电先前在16奈米FinFET与10奈米FinFET制程技术成功的合作基础之上。台积公司与该公司长期保持合作，共同**，提供先进的制程与矽智财来协助客户加速产品开发周期。近期成果包括客户及早使用Artisan实体IP及采用16奈米FinFET与10奈米FinFET制程完成的ARM Cortex-A72 处理器设计定案。ARM网址：w

三星偷挖台积电FinFET工艺技术机密 顺利拿下苹果A9订单

使用商业间谍在如今的科技圈内已经屡见不鲜，甚至像三星这样的国际知名品牌也不能例外。三星电子与台积电之间关于苹果A9芯片的订单争夺战似乎已经告一段落。由于三星愿意缩减A9芯片的代工价格，其订单份额预计会比台积电更高。不过一份法院声明的出炉，三星也许会因为争夺A9芯片的订单而付出代价。根据台湾媒体的报道，当地的法院就此前三星窃取台积电商业资料一案作出了判决：三星被证实非法从台积电获取了商业资料，从而为自己争夺A9芯片订单增加了砝码，三星所使用的手段，是通过一位前台积电主管来实现的。台湾法院在判决书中表示，已经证实台积电前研发主管梁孟松(音译)携带商业机密转投至三星，并担任半导体部门的高管，而三星的14纳米工艺也因此取得了快速发展。据了解，在制造芯片的FinFET工艺方面，台积电一直**于三星，但是当梁孟松进入三星的半导体部门之后，双方之间的工艺水准差被迅速抹平，三星也因此在争夺A9芯片订单中掌握了主动权。也许是因为手中的证据不多，台积电并没有直接起诉三星，而是将矛头指向了他们的前研发主管梁孟松。不过，尽管台湾法院的这一审判对三星不利，但他们已经获得自己想要的A9订单，审判结果并不会影响到A

创意电子与景略半导体共同合作，投入 16 纳米 FinFET+ 芯片开发

弹性客制化 IC 领导厂商 (Flexible ASIC LeaderTM) 创意电子 (GUC) 与全球高速串联解串器 (High-speed SerDes) **技术的***景略半导体(Credo Semiconductor)，于今日宣布，双方运用台积电 (TSMC) 的 16 纳米 FinFET+ 制程技术，共同合作开发高性能网络芯片设计解决方案。两家公司携手合作，结合创意电子的后端设计服务专业以及景略半导体的 28G 与 56G SerDes IP，共同开发以台积电的 16 纳米 FF+ 制程技术为基础的解决方案。 创意电子总裁赖俊豪表示：「我们与景略半导体携手合作，在高阶制程技术上共同解决高性能装置设计相关的复杂问题，是一套相当独特的方法，能为未来半导体产业树立新标准、新典范。」 双方公司在高阶制程技术上携手合作，期望可大幅提升芯片整合性、缩短设计周期，并针对广泛运用于交换器、路由器及其他网络硬件上的网络芯片，降低其功耗。 景略半导体總裁暨執行長 Bill Brennan 表示：「我們與创意电子密切合作，以確保本公司的 28G 及 56G SerDes IP 能與创意电子的

Synopsys Galaxy设计平台支撑90%FinFET设计量产

新思科技公司（Synopsys）日前宣布：其 Galaxy™ Design Platform 设计平台支撑了90%基于FinFET设计的量产流片。全球超过20家行业领导性企业已经使用该平台成功地完成了超过100次FinFET流片。包括三星电子（Samsung）、英特尔代工部门（Intel Custom Foundry）、Global Foundries以及其它晶圆代工厂通过使用Galaxy Design Platform为共同的客户成功实现测试芯片和FinFET量产流片，包括Achronix、创意电子（GUC）、海思半导体（HiSilicon Technologies）、美满电子科技（Marvell）、Netronome、英伟达（NVIDIA）、三星等，他们代表了多样化的应用市场，包括消费电子、无线通信、图形处理、微处理器和网络设备等领域。 基于FinFET的工艺节点提供了多项优势，包括更大的密度、更低的功耗以及更高的性能。为了实现这些优势，Galaxy Design Platform实现工具中的全新**性技术无缝地处理了与从平面移转到3D晶体管相关的大量全新设计规则。Synopsys

帮你看懂已经**攻占iPhone的FinFET

Mentor获得TSMC 10nm FinFET制程技术认证

Mentor Graphics公司宣布，Calibre nmPlatform已通过TSMC 10nm FinFET V0.9制程认证。此外，Mentor Analog FastSPICE电路验证平台已完成了电路级和元件级认证，Olympus-SoC数位设计平台正在进行提升，以帮助设计工程师利用TSMC 10nm FinFET技术更有效地验证和*佳化其设计。10nm V1.0制程的认证预计在2015年第4季完成。 Mentor Graphics结盟TSMC为双方客户采用的10nm FinFET技术新增了一系列新功能，其中包括先进制程的双重曝光、DRC检查、TSMC 全着色电路布局方法具体化，以及使用Calibre nmDRC和Calibre RealTime产品提高电路布局生产效率。为提升FinFET元件和多重曝光布局的电路模拟，我们在Calibre xACT中导入了新的寄生电路参数抽取模型，并对Calibre nmLVS的元件参数抽取进行*佳化。针对10nm级的可靠性要求，Calibre PERC已增加P2P电阻和电流密度(CD)检查，有助于厘清电气故障的根源。对于可制造性，Mento

台积电率先产出首颗功能完备的16FinFET网通处理器

台积电今25日宣布与海思半导体有限公司合作，已成功产出业界首颗以FinFET工艺及ARM架构为基础之功能完备的网通处理器。这项里程碑强力证明了双方深入合作的成果，同时也展现了台积电坚持提供业界**技术的承诺，以满足客户对下一世代高效能及具节能效益产品之与日俱增的需求。台积电的16FinFET工艺能够显著改善速度与功率，并且降低漏电流，有效克服先进系统单芯片技术微缩时所产生的关键障碍。相较于台积电的28纳米高效能行动运算(28HPM)工艺，16FinFET工艺的芯片闸密度增加两倍，在相同功耗下速度增快逾40%，或在相同速度下功耗降低逾60%。台积电总经理暨共同执行长刘德音博士表示：「我们在FinFET领域的研发已经超过十年，很高兴庞大的努力获得回馈并缔造此项成就。我们相信能发挥此项技术的*大效益，并在专业集成电路服务领域的先进工艺上，继续保持长期**地位的优良纪录。」台积电的16FinFET工艺早于2013年十一月即完成所有可靠性验证，良率表现优异，并进入试产阶段，为台积电与客户的产品设计定案、试产活动与初期送样打下良好基础。藉由台积电的16FinFET工艺，海思半导体得以生产具显著效能

海思推16nm FinFET工艺32核A57 64位处理器

台积电今日宣布与海思半导体有限公司合作，已成功产出业界首颗以FinFET工艺及ARM架构为基础之功能完备的网通处理器。这项里程碑强力证明了双方深入合作的成果，同时也展现了台积电坚持提供业界**技术的承诺，以满足客户对下一世代高效能及具节能效益产品之与日俱增的需求。海思推16nm FinFET工艺32核A57 64位处理器台积电今日宣布与海思半导体有限公司合作，已成功产出业界首颗以FinFET工艺及ARM架构为基础之功能完备的网通处理器。这项里程碑强力证明了双方深入合作的成果，同时也展现了台积电坚持提供业界**技术的承诺，以满足客户对下一世代高效能及具节能效益产品之与日俱增的需求。台积电的16FinFET工艺能够显著改善速度与功率，并且降低漏电流，有效克服先进系统单芯片技术微缩时所产生的关键障碍。相较于台积电的28纳米高效能行动运算(28HPM)工艺，16FinFET工艺的芯片闸密度增加两倍，在相同功耗下速度增快逾40%，或在相同速度下功耗降低逾60%。台积电总经理暨共同执行长刘德音博士表示：“我们在FinFET领域的研发已经超过十年，很高兴庞大的努力获得回馈并缔造此项成就。我们相信能发

Cadence与海思在FinFET设计领域扩大合作

益华电脑(Cadence Design Systems)宣布，已与通讯网路与数位媒体晶片组供应商海思半导体(HiSilicon Technologies)已经签署合作协议，将于16奈米 FinFET 设计领域大幅扩增采用Cadence 数位与客制/类比流程，并于10奈米和7奈米制程的设计流程上密切合作。海思半导体也广泛使用Cadence数位和客制/类比验证解决方案，并且已经取得Cadence DDR IP与Cadence 3D-IC 解决方案授权，将于矽中介层基底(silicon interposer substrate)上的单一封装中部署众多不同的晶粒。在此合作之前，海思半导体于业界**个量产的16奈米FinFET系统晶片(SoC)的设计，即采用Cadence的工具与IP。这个SoC具备32核心处理器与64位元架构，是以高达2.6 GHz速度执行的网路处理晶片，在设计过程中使用Cadence数位、客制、3D-IC、验证和模拟工具与DDR4 IP。在数位流程方面，这份协议包含Cadence Encounter 数位设计实现系统、Tempus 时序Signoff解决方案、Voltus I

Mentor Graphics工具通过台积电16nm FinFET+工艺制程认证

—2014年9月25日,Mentor Graphics公司宣布，基于台积电(TSMC)的SPICE仿真工具认证程序，Analog FastSPICE (AFS™)平台(包括AFS Mega及Eldo®)通过了16nm FinFET+V0.9工艺制程认证。V1.0的认证正在进行中，将于2014年11月完成。“Mentor的Analog FastSPICE平台、AFS Mega和Eldo已成功达到16nm FinFET+技术的精度和兼容性要求。采用TSMC 16nm FinFET+技术，客户可通过**的验证解决方案来进行**竞争力的设计”TSMC设计基础设施营销部门**总监Suk Lee称。Analog FastSPICE平台可对纳米模拟、射频(RF)、混合信号、存储器及定制数字电路进行快速的电路验证。对于较大的电路，AFS平台还能提供大容量、高速度的混合信号仿真，包括行业仅有的综合全频谱器件噪声分析。针对存储器及其他基于阵列的电路，AFS Mega提供基于“硅**”的仿真。“在与TSMC的合作中，我们对Analog FastSPICE、AFS Mega和Eldo进行了TSMC的16nm

台积电采用Cadence的16纳米FinFET单元库特性分析解决方案

Virtuoso Liberate特性分析解决方案搭配Spectre电路模拟器倍增16纳米FinFET单元库的特性分析速度亮点：• 输出单元库符合台积电对16纳米FinFET STA关联性的严格的精度目标• Cadence的16纳米FinFET v1.0单元库特性分析现已运用于制程和STA工具认证• 16纳米FinFET单元库特性分析工具现已在台积电网上设置实现Cadence设计系统公司今日宣布台积电采用了Cadence®16纳米FinFET单元库特性分析解决方案。由Cadence和台积电共同研发的单元库分析工具设置已在台积电网站上线，台积电客户可以直接下载。该设置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 电路模拟器为基础，并涵盖了台积电标准单元的环境设置和样品模板。利用本地的Spectre API整合方案，Liberate和Spectre电路模拟器的组合方案能提供优异的收敛和**度，让双方客戶都加速其单元库特性分析周期。在与台积电共同进行的测试中，Cadence的特性分析和模拟方案的整合让16纳米FinFET标准和复杂单元性分析周

Cadence宣布推出基于台积电16纳米FinFET制程DDR4 PHY IP

Cadence设计系统公司近日宣布，立即推出基于台积电16纳米FinFET制程的DDR4 PHY IP(知识产权)。16纳米技术与Cadence**的架构相结合，可帮助客户达到DDR4标准的*高性能，亦即达到3200Mbps的级别，相比之下，目前无论DDR3还是DDR4技术，*高也只能达到2133Mbps的性能。通过该技术，需要高内存带宽的服务器、网络交换、存储器结构和其他片上系统(SoC)现在可以使用Cadence DDR4 PHY IP完成设计，并能在有更高速DRAM可用时利用它们。Cadence DDR4 PHY IP具有循环冗余校验(CRC)、数据总线倒置(DBI)等可靠性、可用性、可服务性(RAS)功能， 支持无缓冲双通道内存模块(UDIMM)/ 带寄存器的双通道内存模块(RDIMM)。全新DDR4 PHY IP实现了4倍时钟(clocking)等架构**，以减少占空比失真和多频电源隔离(multi-band power isolation)，以增加抗扰度，实现带有电压转换速率控制的I/O。Cadence DDR4 PHY IP和Cadence DDR4控制器一起在台积电16

Cadence物理验证系统通过GF 65nm至14nm FinFET制程认证

 重点：· 认证确保**性方面不受影响，并包含用于65纳米至14纳米FinFET制程的物理验证签收的先进技术· 双方共同的客户可通过它与Cadence Virtuoso及Encounter平台的无缝集成进行版图设计和验证版图Cadence设计系统公司今日宣布Cadence® Physical Verification System (PVS)通过了GLOBALFOUNDRIES的认证，可用于65纳米至14纳米FinFET制程技术的定制/模拟、数字和混合信号设计物理签收。该认证明确了Cadence PVS物理验证规则文件，可以用于Cadence Virtuoso® Integrated Physical Verification System、Cadence Encounter® Digital Implementation System及全芯片签收。经过认证的Cadence PVS规则文件，对客户充分利用Cadence模拟和数字流程中在线的物理验证，和完成全芯片物理签收都是非常重要的。客户可以访问GLOBALFOUNDRIES客户门户www.global-foundryview.com

Mentor Graphics设计和验证工具获TSMC 16nm FinFET生产认证

Mentor Graphics公司日前宣布，其集成电路设计到制造的整套解决方案已获得TSMC 16nm FinFET工艺的设计规则手册(DRM)和1.0版本SPICE模型认证。 该认证包括的工具有Calibre®物理验证及可制造性设计(DFM)平台、Olympus-SoC™自动布局布线系统、Pyxis™定制集成电路设计平台以及Eldo® SPICE模拟器。通过使用Olympus-SoC、Calibre产品以实现ARM® Cortex®-A15 MPCore处理器，Mentor还成功展示了完整的16nm FinFET数字设计流程。随着客户从测试芯片过渡到16nm FinFET设计成果的批量生产，Mentor的16nm解决方案现已能为客户提供**支持。Olympus-SoC自动布局布线系统使高效设计成为可能，它完整支持所有16nm FinFET的双重曝光(DP)、DRC及DFM规则、宏单元和标准单元的鳍式栅格对齐以及Vt*小面积规则支持。 新流程还支持低电压保持时间修正，互连电阻*小化，信号EM修正和MiM电容提取，以解决时序影响，增加管脚的可访问性及可布线性。Calibre nmDRC™

三星将FinFET技术授权给GlobalFoundries

4月18日消息，据路透社报道，三星电子周五表示，公司已将*新的芯片制造技术授权给美国制造商GlobalFoundries。此举旨在帮助后者改善生产力，以提高其在面对像苹果这样的大订单时与台积电的竞争力。GlobalFoundries是全球**大合同芯片制造商。而根据周五公布的声明，该公司如今已从三星获得了3D芯片制造工艺的授权，或称为FinFET。三星已计划在今年第四季度展开14纳米工艺的FinFET量产。公司希望不断提高产能，以满足当前日趋增加的市场需求。3D晶体管比传统平面晶体管的体积要小很多，同时功耗和性能表现方面也分别有35%和20%的改进。三星在芯片制造业上*大竞争对手为台积电。后者目前仍主要采用28纳米制造工艺，并在今年3月开始了20纳米工艺的生产。此外，也有消息指出台积电正在研发有关16纳米FinFET芯片的量产。台积电本周四公布了好于预期的财报——公司利润连续第八个季度出现增长。同时因移动设备的需求增长，台积电的利润率也开始稳步提升。

Mentor设计和验证工具获得TSMC 16nm FinFET生产认证

Mentor Graphics公司宣布，其集成电路设计到制造的整套解决方案已获得TSMC 16nm FinFET工艺的设计规则手册(DRM)和1.0版本SPICE模型认证。 该认证包括的工具有Calibre物理验证及可制造性设计(DFM)平台、Olympus-SoC自动布局布线系统、Pyxis定制集成电路设计平台以及Eldo SPICE模拟器。通过使用Olympus-SoC、Calibre产品以实现ARM Cortex-A15 MPCore处理器，Mentor还成功展示了完整的16nm FinFET数字设计流程。随着客户从测试芯片过渡到16nm FinFET设计成果的批量生产，Mentor的16nm解决方案现已能为客户提供**支持。Olympus-SoC自动布局布线系统使高效设计成为可能，它完整支持所有16nm FinFET的双重曝光(DP)、DRC及DFM规则、宏单元和标准单元的鳍式栅格对齐以及Vt*小面积规则支持。 新流程还支持低电压保持时间修正，互连电阻*小化，信号EM修正和MiM电容提取，以解决时序影响，增加管脚的可访问性及可布线性。Calibre nmDRC平台支持设计团队，

近期半导体产业热点：蓝牙、IGBT、802.11p爆发

蓝牙4.0超越过往 三大操作系统支持飞速发展微软、苹果等操作系统早已经原生支持蓝牙4.0，谷歌也于近日发布Android 4.3版本，可原生支持Bluetooth Smart Ready技术。这意味着蓝牙4.0得到了苹果、谷歌、微软为代表的三大操作系统的支持。鉴于Android高达70%的市场份额，它的原生支持将使得蓝牙4.0迎来更大的市场空间。“蓝牙产品总出货量已经超过90亿，而每年均有近20亿蓝牙设备进入市场。今年预计25亿的出货量。”Bluetooth SIG***计划总监何根飞表示。基于蓝牙4.0 技术的蓝牙智能应用配件的增长态势将非常可观。数据预测，2013年搭载蓝...

三星电子系统IC业务2014有更高目标

FPGA先进制程龙头之争Xilinx不惧对手

FPGA市场的两大领导厂商Xilinx（赛灵思）与Altera在先进制程领域的军备竞争从未止歇，从先前Altera宣布14奈米制程产品将由半导体龙头英特尔进行代工，紧接着又宣布内建ARM处理器的FPGA产品也将由英特尔进行量产，接连丢出市场震撼弹，使得整个半导体产业者都在议论纷纷。相较于Altera与英特尔之间的紧密关系，紧守与台积电的合作关系的Xilinx，就相对显得老神在在。仍然照着自已的策略步调前进，并发布了20奈米制程的Ultrascale产品线Kintex与Virtex，并将于明年（2014年）进入量产时程，此一计划与台积电在20奈米的量产时程几乎一致。Xilinx全球**副总裁暨亚太区总裁汤立人不讳言，先前的确听到关于许多竞争对手的讯息，甚至也有人在讨论14奈米与16奈米之间的差异性在哪。但这些讯息的讨论或是制程之间的差异，仍然无碍于Xilinx在产品蓝图的布局与时程。他进一步谈到，Xilinx在28奈米产品线已有相当不错的表现，这次再将20奈米推入量产时程，接下来16奈米FinFET制程也将准备投入量产，这意味着，Xilinx的市场策略将以多「制程节点」（28奈米、20奈

Synopsys力挺台积电16纳米FinFET

全球IC矽智财供应商新思科技（Synopsys）力挺台积电的16纳米FinFET（鳍式场效晶体管），全力协助台积电加入导入这项新制程量产行列。新思科技是「台积电大同盟」成员之一，昨天也宣布获台积电颁发开放***平台（OIP）「2013年度*佳伙伴奖」，以表彰对台积电先进制程的贡献。台积电16纳米FinFET制程，是对抗英特尔及三星等劲敌的重要技术，台积电将以大同盟的阵营，联合IP、自动化工具、设备及芯片设计业的力量应战。台积电16纳米预定明年第4季试产，2015年第1季量产。新思表示，该公司与台积开发的16纳米参考流程，已成功运用在四核心安谋Cortex-A15行动处理器的设计中。新思产品营销副总裁Bijan Kiani表示，由于FinFET的技术非常复杂，这次与台积共同合作16纳米FinFET，有助双方提升芯片设计技术。

ARM与台积电携手完成16nmFinFET工艺测试年内客户或超20家

对于英特尔来说，要想在移动芯片市场多分得一杯羹，就需要借助其更加先进的制造能力的优势。而今日宣布的新款Atom SoCs——举例来说——即基于22nm的3D或“三栅极晶体管”工艺。与传统的(基于平面晶体管结构的)芯片相比，新架构使得芯片可以在较低的电压水平上，更有效率地运作——在降低能耗的同时，更能延长系统的续航时间。至于半导体行业中的其它公司，已经在向3D晶体管工艺(更常用的称呼为“FinFETs”)迁移的过程中，落后于英特尔。如果没有这种新的结构，那么向28nm以下制程迁移的过程就会变缓。其中一部分原因为，随着平面型晶��管(planar transistor)变得更小，其能源效率和成本就变得不那么有吸引力。幸运的是，貌似**的芯片代工厂——台积电(TSMC)——已经在部署16nm FinFETs的工艺上，取得了不错的进展。今天，TSMC与ARM披露了两家公司已经在去年年底进行了一个相当复杂的测试芯片，并且是基于台积电的16nm FinFET工艺打造的！该芯片包括了双核Cortex-A57和四核Cortex-A53 CPU核心——基于相似的big.LITTLE不对称方案——主要面向消