Mentor Graphics结盟TSMC为双方客户采用的10nm FinFET技术新增了一系列新功能，其中包括先进制程的双重曝光、DRC检查、TSMC 全着色电路布局方法具体化，以及使用Calibre nmDRC和Calibre RealTime产品提高电路布局生产效率。为提升FinFET元件和多重曝光布局的电路模拟，我们在Calibre xACT中导入了新的寄生电路参数抽取模型，并对Calibre nmLVS的元件参数抽取进行*佳化。
针对10nm级的可靠性要求，Calibre PERC已增加P2P电阻和电流密度(CD)检查，有助于厘清电气故障的根源。对于可制造性，Mentor Graphics针对Calibre YieldEnhancer的SmartFill功能进行扩展，以期其能达到TSMC 10nm的填充要求。
Analog FastSPICE (AFS) 平台(包括 AFS Mega)多种类型的参考电路已通过TSMC 10nm FinFET制程技术SPICE模拟工具认证方案，而元件级别的认证正在进行中。Analog FastSPICE平台为大规模奈米等级类比、RF、混合信号、记忆体和客制化数位电路提供了快速而准确的电路验证。对于嵌入式 SRAM 和其他基于阵列的电路，AFS Mega 可提供**的模拟结果。
Mentor Graphics和TSMC同时还携手在Olympus-SoC布局和布线平台上支援10nm全着色设计方法。Olympus-SoC改进其功能，以支援10nm平面规划、布局和布线要求包括多尺寸*小布局单元和跨行约束感知标准单元布局(multi-site and cross-row constraints-aware placement)、通孔1的预着色布线(pre-colored routing for via1)、着色感知*小面积规则和增量化设计规则(color-aware min area rules, and incremental design rules)，同时还能兼顾到制程的变异情况。
Mentor Graphics还对产品进行了调整以简化多制程技术的设计和验证流程。例如，SmartFill ECO填充流程可帮助设计工程师应付其*后的设计变更。Calibre工具的多重曝光功能采用的全新多重曝光图表简化技术可减少执行时间和除错工作。
Mentor Graphics偕同TSMC对Delta-V检查的可用性和速度进行*佳化，使用Calibre nmDRC产品和Calibre RealTime工具可协助客户应付 DRC 和双重曝光日益复杂的检查。设计工程师可利用TSMC Sign-off Calibre产品平台的Calibre nmDRC工具，并结合Calibre RealTime产品来提升效率并降低整体的TAT。Mentor Graphics与TSMC持续合作，确保为双方客户提供的EDA工具不仅可针对*新的制程技术进行*佳化，而且可为其他***的技术精简流程。
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