基于可编程逻辑器件ispLSI1032的定向型计算机硬件EDA的研究

　依照现在集成电路的发展状态，市面上采用的是TDN-CM++实验装置上复杂可编程逻辑器件ispLSI1032芯片，为此设计一个定向型计算机硬件系统。1引言随着计算机技术的迅速发展，计算机系统中使用的硬件部件基本上都采用大规模和超大规模集成电路，这些电路的设计、验证和测试必须使用先进的工具软件，使硬件设计逐渐趋于软件化，加快硬件设计和调试的速度，计算机硬件作为一个典型的复杂数字系统，其设计方法发生了根本性的变革。EDA（Electronic Design AutomaTIon ，电子设计自动化）技术就是一种自动完成将用软件的方式设计的电子系统形成集成电子系统或专用芯片的一门新技术。TDN-CM++实验装置是计算机组成原理及系统结构课程的专用实验箱，但存在硬件结构基本固定、CPU的各个组成部件全部做好、以验证型的实验为主、学生只需按书中要求拨动相应开关就能完成实验等问题，达不到在整体上把握计算机的基本原理和工作流程的目的，实验效果不尽人意。根据目前计算机和集成电路技术的发展现状，利用TDN-CM++实验装置上复杂可编程逻辑器件ispLSI1032芯片，设计一个定向型计算机硬件系统，包括运算

2Q17全球半导体EDA市场规模达22亿美元

由于传统半导体市场销售维持强劲，再加上新领域芯片设计，与新设计取向兴起，近年全球整体半导体电子设计自动化(EDA)市场规模持续成长。电子系统设计联盟(ESD Alliance)*新公布的市场统计数据显示，2017年第2季全球包括EDA、半导体知识产权(SIP)，以及服务等在内的整体EDA产业市场规模年增9.8%，达22.09亿美元；连续4季移动平均值(four-quarters moving average)，也较前期成长11.3%。明导国际(Mentor)执行长Walden C. Rhines表示，第2季各范畴EDA产品，以及各区域市场规模都呈现年增。尤其是印刷电路板(PCB)与多芯片模组(MCM)、SIP，以及亚太地区市场规模都出现双位数百分比成长，幅度创近五年第2季之冠。这反应出除传统半导体市场外的其他新领域市场成长。其中包括新客户或新应用所需要的系统设计部分。在产品范畴方面，第2季电脑辅助工程(CAE)市场规模年增2.2%，达6.77亿美元。连续4季移动平均值也成长8.7%。IC实体设计与验证(IC Physical Design & Verification)市场规模为4.3

立创商城并购知名EDA软件EasyEDA 携手打造电子产业链闭环

架设在云端的电子设计工具—EasyEDA

作为一个电子设计工程师，得心应手的设计工具是必不可少的。单就电路设计工具来说，我们也有很多选择，是老牌的商业软件呢，还是新生的开源工具，在如今这个信息爆炸，百家争鸣的时代，有时也是比较难以抉择的。一个偶然的机会，接触到EasyEDA这个在线设计工具，为之眼前一亮，或许这正是我们需要的。在传统工程师看来，电子设计工具应该是一个单机版的庞大系统，或运行在windows上，或运行在mac上，需要负担较高的授权使用费用，还有一些跨平台的免费开源工具同时可以运行在linux下。而在现今的互联网时代，随着谷歌、亚马逊等提出了云计算、云应用的概念后，更多的应用做到了云端，EasyEDA也在这股热潮中应运而生，并成为了电子设计行业的佼佼者。首先，EasyEDA是一个完全免费的、无需安装的、基于浏览器和云的设计工具，和诸多云应用一样，无论是windows、mac还是linux都可以通过浏览器直接使用，甚至android或者ios系统的平板或手机都能很轻松的应用。有了EasyEDA会发邮件就可以会做设计，简单易用。其次，EasyEDA基于云平台，提供了丰富且自增长的设计素材库和资料库，只要你愿意，可以在享

西门子收购Mentor会对EDA工具用户带来哪些改变？

究竟西门子为何要收购明导？西门子真的了解IC设计产业吗？这桩收购案将对芯片设计EDA工具的用户带来哪些改变？自从西门子（Siemens）不久前宣布收购EDA供货商明导国际（Mentor Graphics）之后，半导体产业界有许多人都在试图探索、分析这桩交易将带来的影响，然而他们到目前为止会发现，疑问还是比能取得的答案多。存在风险的是明导未来对芯片设计业者来说，能否持续做为一家独立EDA供货商；而看来EDA工具业者之间的市场竞争也将减少，目前该市场还有另外两家大型业者新思（Synopsys）与益华计算机（Cadence）。还有，究竟西门子为何要收购明导？西门子真的了解IC设计产业吗？这桩收购案将对芯片设计EDA工具的用户带来哪些改变？而市场观察家们还想知道的是，EDA产业是否将因此失去一位传奇性的人物──也就是现任明导总裁暨执行长，大家都称呼他为Wally的Walden C.？Rhines。为了替以上的许多问题寻找答案，EE TImes记者联系了Rhines与西门子产品生命周期管理软件部门（PLM Software）执行总裁Chuck Grindstaff，针对这桩收购交易的意图以及两家

中关村芯园与Cadence达成平台合作协议

2017年1月5日，中国上海 —— 楷登电子(美国 Cadence 公司，NASDAQ: CDNS)今日与国家集成电路设计北京产业化基地—中关村芯园(北京)有限公司联合宣布，双方将签订平台合作协议，将Cadence*前沿的设计工具平台和**技术注入到中关村芯园的集成电路公共服务平台之中。此次双方新的平台合作协议将服务企业范围将覆盖全中国大陆(除深圳和上海地区外)，合作涵盖了Cadence公司从IC芯片设计到板级设计和封装的全流程工具平台，包括了Cadence*新一代的定制与模拟设计工具、数字设计工具、系统验证平台和PCB板级设计工具。该平台合作中将包括：· Virtuoso® Custom IC Platform· Quantus™ QRC ExtracTIon SoluTIon· Physical VerificaTIon System· Spectre® Circuit SimulaTIon Platform· Innovus™ Implementation System· Conformal® Low Power· Conformal ECO Designer· Genus™ S

华虹宏力与华大九天再联手 国产EDA工具助力IP设计

集微网消息，（中国，上海—2017年4月27日）全球**的200mm纯晶圆代工厂──华虹半导体有限公司（股份代号：1347.HK）之全资子公司上海华虹宏力半导体制造有限公司（“华虹宏力”）与北京华大九天软件有限公司（“华大九天”）今天共同宣布，华虹宏力已采用华大九天的电子设计自动化（EDA）解决方案——全新高速高精度并行仿真器ALPS™完成多个模拟及嵌入式非易失性存储器IP设计项目的前后仿真/数模混合仿真并成功流片。这是双方继2013年一站式版图分析处理工具Skipper™成功合作之后的再度联手。华虹宏力的工艺平台应用广泛，涉及智能卡、微控制器（MCU）、传感器、物联网、电源管理、功率器件、新能源汽车、智能电网、智能电表、智能家居、智能硬件、无线射频等领域，以其先进的差异化晶圆代工技术，致力于为客户实现更低功耗、更小尺寸、更快面市及更佳性能的芯片产品。 华大九天全新高速高精度并行仿真器ALPS™能帮助缩短IP电路的SPICE仿真时间，还满足了传统Fast SPICE不能达到的仿真精度要求，兼顾了精度与速度性能。ADC、PLL等模拟/混合电路的后仿及混合仿真实例中，在确保精度的同时，AL

Mentor Graphics CEO：IoT*赚钱的是数据！

要掌握半导体市场成长趋势从来都不是件简单的任务，但那些来自各家分析机构、产业组织甚至厂商自己的预测数字，仍对于整个产业界发展走向具备关键影响力──究竟那些预测数字准不准确？预测的方法是否需要随着时间推移而有所改变？ 在8月下旬于台湾(新竹)举行的年度Mentor Forum技术论坛上，EDA供应商明导国际(Mentor Graphics)执行长Walden C. Rhines (Wally)以“预测下一波半导体成长(Predicting the Next Wave of Semiconductor Growth)”为题发表专题演说，针对IC产业的趋势预测分享了自己超过40年的观察心得。他表示，如半导体产业协会(SIA)等产业组织传统上对半导体产业成长率的预测，是以各家IC厂商的营收为基础，但这种方法很容易出现误差，主要是因为有许多被“隐藏”的IC营收数字。举例来说，在智慧型手机排名前两大的供应商三星(Samsung)与苹果(Apple)，都是采用自家设计的客制化应用处理器，这一部份的晶片营收数字并没有对外公开，但估计两家公司在客制化处理器市场的合并占有率超过30%；而这类被“隐藏”的I

物联网三大商机 谁*赚钱？

要掌握半导体市场成长趋势从来都不是件简单的任务，但那些来自各家分析机构、产业组织甚至厂商自己的预测数字，仍对于整个产业界发展走向具备关键影响力 ──究竟那些预测数字准不准确？预测的方法是否需要随着时间推移而有所改变？在8月下旬于台湾（新竹）举行的年度Mentor Forum技术论坛上，EDA供应商明导国际（Mentor Graphics）执行长Walden C. Rhines （Wally）以“预测下一波半导体成长（Predicting the Next Wave of Semiconductor Growth）”为题发表专题演说，针对IC产业的趋势预测分享了自己超过40年的观察心得。他表示，如半导体产业协会（SIA）等产业 组织传统上对半导体产业成长率的预测，是以各家IC厂商的营收为基础，但这种方法很容易出现误差，主要是因为有许多被“隐藏”的IC营收数字。举例来说， 在智慧型手机排名前两大的供应商三星（Samsung）与苹果（Apple），都是采用自家设计的客制化应用处理器，这一部份的晶片营收数字并没有对外公 开，但估计两家公司在客制化处理器市场的合并占有率超过30%；而这类被“隐藏

这款LED A60灯丝灯无需散热器，6000小时光衰<5%

联想采用芯禾科技“高速SI解决方案”

集微网消息，EDA软件、集成无源器件IPD和系统级封装领域的**供货商，苏州芯禾电子科技有限公司（Xpeedic Technology Co.，Ltd.,）近日宣布联想股份有限公司（Lenovo Technology B.V.）采用芯禾科技的高速SI解决方案，用于其服务器系统产品高速信号完整性的分析。 “和传统的EDA工具相比较，Xpeedic的高速SI解决方案在提供同等***别模拟精度的同时，数十倍级地提高了仿真速度，并提供了极为简化的设计流程。”联想设计总监John Lin表示：“通过设计效率的提升，我们研发团队的**力和执行力得到了**释放，使联想在日益激烈的服务器系统市场上能自信地推行激进的产品交付计划，保持强大的市场竞争优势。”“联想的研发项目在业界历来以严苛著称。这个市场中，产品的迭代周期非常短暂，在极为有限的周转时间内实现新一代产品的完善发布对于联想这样**的企业是尤为重要的。” 芯禾科技CEO凌峰博士说：“Xpeedic的高速SI解决方案利用我们自主知识产权的快速电磁场技术，通过内置模板、简化流程、开放兼容等多个角度，*大程度的致力于为客户提升设计效率。我们很高兴的看到

系统级设计方案是EDA供应商必备武力

线对板连接器产品具 IP67 防护

RS Components扩大高品质连接器解决方案产品阵容，推出EDAC 572及560系列IP67防护等级连接器产品。 Electrocomponents plc旗下的贸易品牌RS Components(RS)扩大高品质连接器解决方案产品阵容，推出EDAC 572及560系列IP67防护等级连接器产品，拥有简单、**连接特性，适用多种户外与严酷应用环境，包括LED照明、医疗、海洋与水耕栽种、进出控制、外部招牌与冷冻库显示器。完全防水与防尘的572(5.8mm端子)及560(2.5mm端子)连接器系列产品可选择线对线或线对板规格，延伸EDAC*受欢迎的E-Seal IP67防护等级连接器至包括D-Sub、USB、HDMI、线对板及线对线连接器，并支援低电位讯号，于10A功率下*高适用300V之电压，作业温度介于 -40º~+105ºC。此次推出之连接器产品可完全防尘与防土，且该公司的快速整合线封技术，可在水下1公尺之环境下提供防水运作功能，时间*长达30分钟，且产品之双勾解决方案，可让使用者在连接器完全接合时感受到双击声响。此等产品可承受震动，且拥有四色标示规格，适用直径介于1.7~3

解读芯片硬件成本之外的软性成本

芯片设计的软成本构成一家芯片设计企业的软成本主要包括**授权费用、开发工具费用和人力成本。购买硬核IP授权生产芯片的厂商基本只支出授权费用，自主开发的部分极少，所以这里主要讨论购买软核IP授权和指令集授权的芯片研发企业的情况。授权费用大部分芯片企业在研发产品时首先要考虑的就是各种形式的**授权。以苹果公司的A9芯片为例，这款芯片采用了苹果自主研发，兼容ARMv8指令集的CPU核心；GPU部分则是从Imagination购买的Power VR 7系列核心。那么苹果公司就要向ARM公司购买ARMv8的指令集兼容授权，并向Imagination购买GPU核心的代码授权。**授权的费用并不是“明码标价、童叟无欺”的。不同的企业在购买授权时，*终支出的费用可能有很大差异。一种情况是合作双方通过**互换来实现授权，例如Intel和AMD就有长期的扩展指令集互相授权协议（Intel向AMD授权SSE、AVX等指令集，AMD则提供x86-64指令集的使用许可），这种协议通常不涉及资金支出。也就是说，如果自己有对方看重的**技术，那么就可以一分钱不花用自己的技术去换回对方的**授权。如果企业没有条件进行

是德与三安集成共同推出HBT/pHEMT制程设计套件

是德科技(Keysight Technologies)日前宣布与中国厦门三安集成电路股份有限公司签署合作备忘录(MoU)，双方将以是德科技先进设计系统(ADS)软体为基础，共同合作开发适用于三安集成的HBT和pHEMT制程的先进制程设计套件(PDK)。 是德科技EEsof EDA事业群副总裁暨总经理Todd Cutler表示，有了这套新的PDK，双方共同的客户现在可同时获得三安集成可靠的HBT和 pHEMT制程技术，以及该公司的ADS及IC-CAP软体，并利用此独特的软体解决方案，制造出可用于当今*具挑战性之应用领域的可靠、高功率先进pHEMT与HBT元件。三安集成新推出的PDK让射频和微波设计工程师能透过一套完整的设计与模拟工具，快速开发 GaAs HBT和pHEMT元件。此外，利用该公司旗下EDA工具支援能力，加上三安集成半导体代工服务，设计工程师可显着缩短新产品的上市时间。作为合作项目之一，三安集成将采用该公司EEsof EDA的积体电路特性化及分析程式(IC-CAP)、ADS软体，以及其他用于开发PDK的服务。该公司将负责GaAs元件量测和模型萃取，并将相对应的量测专业知识转移

亦庄科博会签约近110亿

在第十九届科博会“科技合作项目签约仪式”上，北京亦庄签约金额近110亿元，占总签约额的比例约四成。北京晨报记者了解到，作为集成电路**重镇，北京亦庄一直致力于打造中国集成电路产业的核心区。此次签约的IC产业化服务平台项目，旨在借助国内市场化EDA中心的能力积累，在移动硅谷园区搭建起公共技术服务平台和交流平台，为集成电路设计和应用企业提供EDA、IP、培训、芯片代工等系统性、一站式服务。 北京经济技术开发区相关负责人介绍，开发区在完善**服务体系上不断破题出新，其中便包括围绕高精尖产业发展资金需求健全投融资体系。“开发区有上万家企业，如何更好地为企业服务，完善**服务体系，一直是我们思考的问题和努力的方向”。而开发区企业信息管理系统项目的落地将会吸引更多的投资者关注到开发区的企业中来，从而挖掘、扶植、壮大那些真正有价值、有潜力的企业。此外，亦庄还签订了共同开发基于NB-IOT技术的低功耗广域网络物联网通讯产品，在**推广建设智慧城市示范项目。

工程师谈FPGA时序约束七步法

从*近一段时间工作和学习的成果中，我总结了如下几种进行时序约束的方法。按照从易到难的顺序排列如下：0. 核心频率约束这是*基本的，所以标号为0。1. 核心频率约束+时序例外约束时序例外约束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但这还不是*完整的时序约束。如果仅有这些约束的话，说明设计者的思路还局限在FPGA芯片内部。2. 核心频率约束+时序例外约束+I/O约束I/O约束包括引脚分配位置、空闲引脚驱动方式、外部走线延时（InputDelay、OutputDelay）、上下拉电阻、驱动电流强度等。加入I/O约束后的时序约束，才是完整的时序约束。FPGA作为PCB上的一个器件，是整个PCB系统时序收敛的一部分。FPGA作为PCB设计的一部分，是需要PCB设计工程师像对待所有COTS器件一样，阅读并分析其I/O Timing Diagram的。FPGA不同于COTS器件之处在于，其I/O Timing是可以在设计后期在一定范围内调整的；虽然如此，*好还是在PCB设计前期给与充分的考虑并归入设计文档。 riple正因为FPGA的I/O Timi

Digi-Key: 成为元器件背后的一个品牌!

是德协助赛宝实验室增进元件可靠性研究

是德科技(Keysight Technologies Inc.)日前宣布中国赛宝实验室(CEPREI Laboratory)采用Keysight EEsof EDA E4727A先进低频杂讯分析仪(A-LFNA)进行闪变杂讯(1/f杂讯)和随机电报杂讯(RTN)的量测与分析，以增进半导体元件(包括MOSFET、HEMT和TFT等)可靠性研究。 Keysight EDA的E4727A高效能型低频杂讯分析仪可进行快速、准确且可重复的低频杂讯(LFN)量测。E4727A支援闪变杂讯和随机电报杂讯的晶圆映射量测和资料分析，并提供可重复和可靠的量测结果，特别适合用于半导体材料和积体电路制程的开发、验证和监测。赛宝实验室又称中国电子产品可靠性与环境试验研究所，致力于电子产品的品质和可靠性研究。直接隶属于中国工业和资讯化部(MIIT)的赛宝实验室，不仅每年为工信部和地方政府的产业管理提供技术支援和服务，同时也为上万家电子资讯公司提供相关服务。赛宝实验室**工程师刘远博士表示：“我们经过**的技术评估后，选择了是德科技的E4727A解决方案。其**的效能确保在低系统杂讯下的**量测，并且拥有业界*宽的

Marvell推Andromeda物联网解决方案

Marvell行销主管Aviad Enav Zagha日前在Semiconductor Engineering撰文指出，随着业者逐渐往云端发展，加上物联网(IoT)装置可满足消费者在智能家庭生活便利性需求，相关平台产品势必也会陆续出炉，让以消费者为主的设计趋势在物联网中更加明显。 Zagha指出，过去外界曾认为PC将成为未来通讯与控制的核心，但随着智能型手机问世后，用户之间的通讯、音乐、家庭自动化、车辆导航与娱乐等都开始以智能型手机为主。但如今随着物联网或万物联网(IoE)演进，智能型手机也即将成为其中一项环节而已。首先，物联网应用程式(App)与服务必须简易使用与管理，换句话说，借由无线连结、网路、储存与云端基础建设帮助，将让技术发挥得无缝让用户执行日常生活琐事更加轻松。另外，由于未来有可能万物都来自云端，而且随着M2M(Machine to Machine)逐渐成真以及装置可彼此沟通，转移至物联网的现象将更普遍与清楚可见，甚至透过自我维护(self-provision)与管理，装置可自动连结与整合元件来提供特别服务。Zagha也举实例说明，一位忙碌家庭主妇接完小孩后，准备前往卖场购

用嵌入式元件技术实现**产品设计

由于电子产品面临着如何在更小体积的设备上，产生*大功效这一严峻挑战，因此为发明表面贴装元件或研究半导体几何学提供了动力;同时，也推动了新趋势的产生，即在PCB基板内嵌入无源元件和有源元件。这一趋势确实对整个电子供应链影响颇深，也是每个环节的供应商所面临的挑战。工程设计团队要想充分利用这一发展趋势，需要一款在构思和**PCB时更具灵活性的设计自动化工具。新标准下的设计规则也具有一定挑战，因此EDA工具供应商正集中精力努力应对这些问题，使更多OEM厂商采用这种**竞争性和**性的技术。元件将元件与基板连接主要有两种方式：成型连接和嵌入式连接。前者有效地利用了镀铜和阻性薄膜，在嵌入层(或表面层)产生无源(阻性、容性、感性)元件;后者是一个渐进的过程，可以把不连续的元件、裸芯片甚至模块安装在基板材料表层下。此方式的优点很多，*为重要的一点就是它的元件密度。值得一提的是，人们对于无源元件(尤其是可以应对更高运行频率和信号频率的电容器)的需求增加，这也产生了一个新趋势，即垂直堆栈元件，以*大程度降低走线长度。德州仪器公司*近推出了500mA的DC-DC降压转换器，尺寸仅为2.3mm长、2.0mm宽

Martin公司安装Boon Edam的RFID功能的旋转门

**的糕点公司Martin在其位于Chambersburg, Pa的新办地点安装了Boon Edam公司提供的Tourlock**门禁。 Martin使用的Tourlock门禁，采用的是HID Global公司RFID访问控制技术，还包括Boon Edam的StereoVision 2。该公司报告称，StereoVision 2是利用立体视觉检测系统，在三个维度中智能识别形状、尺寸和体积，采用的是飞行时间技术和近红外传感器及光学技术。通过分析这些数据点，Boon Edam解释说，可确定试图授权进入一个房间的人数量，如果发生违反门就会关闭。Tourlock180 + 90门禁通过IP与BoonConnect连接，它是一个专有的软件系统，为技术人员和设备管理人员提供诊断和配置工具。用户可以通过一个固定的企业网络接入门禁操作和进出，比如一个平板电脑、笔记本电脑或智能手机。Boon Edam说，现在Martin的行政部门有超过80名员工，都分布在刚建成的毗邻公司面包店的新总部。新建的建筑一个重要组成部分是通过一个步行桥可连接公司总部办公室和面包店。所有员工进入面包店都必须通过使用了Boon E

是德低频杂讯量测系统获中国赛宝实验室采用

是德科技(Keysight Technologies)日前宣布中国赛宝实验室(CEPREI Laboratory)采用Keysight EEsof EDA E4727A先进低频杂讯分析仪(A-LFNA)进行闪变杂讯(1/f杂讯)和随机电报杂讯(RTN)的量测与分析，以增进半导体元件(包括MOSFET、HEMT和TFT等)可靠性研究。 Keysight EEsof EDA元件建模产品经理马龙表示，低频杂讯是半导体材料和制程中一个敏感且重要的指标，目前已广泛用于可靠性、新材料和新型元件研究。该公司致力于强化与赛宝实验室等各家全球研究机构及大专院校的合作，以便鼎力支援相关研究工作。Keysight EDA的E4727A高效能型低频杂讯分析仪可进行快速、准确且可重复的低频杂讯(LFN)量测。该产品支援闪变杂讯和随机电报杂讯的晶圆映射量测和资料分析，并提供可重复和可靠的量测结果，适用于半导体材料和积体电路制程的开发、验证和监测。赛宝实验室**工程师刘远指出，E4727A解决方案能确保在低系统杂讯下的**量测，并且拥有业界较宽的频率和偏压量测范围，可支援该单位各类元件与应用的研究。该单位期待与是德

中国赛宝实验室采用是德科技低频噪声测量系统进行研究

原标题：中国赛宝实验室采用是德科技低频噪声测量系统进行器件可靠性研究 集微网讯，2016 年 1 月 28 日，北京――是德科技公司（NYSE：KEYS）日前宣布，中国赛宝实验室在其半导体器件（包括 MOSFET、HEMT 和 TFT等）可靠性研究中成功采用 Keysight EEsof EDA E4727A 先进低频噪声分析仪（A-LFNA）实施闪变噪声（1/f 噪声）和随机电报噪声（RTN）的测量与分析。Keysight EDA E4727A是一款高性能的噪声分析仪，可执行快速、**和可重复的低频噪声（LFN）测量。它支持闪变噪声和随机电报噪声的晶圆映射测量和数据分析，并提供可重复和可靠的测量结果，因此特别适合用于半导体材料和集成电路制程的开发、检验和监测。赛宝实验室又称中国电子产品可靠性与环境试验研究所，是中国****的、致力于电子产品质量和可靠性研究的科研机构。作为直接隶属于中国工业和信息化部（MIIT）的机构，赛宝实验室每年为工信部和地方政府的行业管理，以及上万家电子信息企业提供技术支持和服务。赛宝实验室**工程师刘远博士表示：“我们经过细致的技术评估后才选择了是德科技的 E

Synopsys的Platform Architect MCO提供业界首套支持IEEE 1801-2015 UPF 3.0的功耗感知架构分析工具

美国加利福尼亚州，山景城—2016年1月31日亮点：· 全新的IEEE 1801-2015 统一功耗格式（Unified Power Format， UPF）3.0标准实现了可互操作的系统级IP功耗模型的创建和重用· 支持IEEE 1801-2015 UPF 3.0的Platform Architect在无需修改现有架构性能模型下实现更多的功耗分析· 可对多核系统的运行情况、性能和功耗进行统一观察，使设计人员在开发周期的前几个月就能够了解电源管理如何去影响系统性能· 具有多核优化技术的Platform Architect软件加快了功耗感知架构设计，以降低过度设计和/或不足设计存在的风险新思科技（Synopsys， Inc.，纳斯达克股票市场代码：SNPS）日前宣布：其带有多核优化（Multicore Optimization，MCO）功能的Platform Architect™虚拟原型解决方案率先支持全新的IEEE 1801-2015统一功耗格式（Unified Power Format， UPF）3.0系统级IP功耗建模标准。全新的IEEE 1801-2015 UPF标准实现了互操作

Mentor Graphics 与 ARM 签署多年协议

美国俄勒冈州威尔逊维尔和英国剑桥，2016 年 2 月 25 日 - Mentor Graphics 公司（纳斯达克代码：MENT）已与 ARM（伦敦证券交易所代码：ARM；纳斯达克代码：ARMH）签订一份多年订购协议，以尽早获得各种 ARM IP 和相关技术。Mentor 将借此机会优化其基于 ARM 的片上系统 （SoC） 设计工具和方法。Mentor 将获得可用于 ARMv8-A 和 ARMv7-A 架构的 ARM Cortex® 处理器、ARM Mali 图形处理器（GPU）、ARM CoreLink 系统 IP、ARM Artisan 物理 IP 和 ARM POP IP，以实施硬件加速。“我们与 Mentor Graphics 密切合作，帮助全球*先进的电子公司打造一系列**市场的产品，”ARM 执行副总裁兼产品组总裁 Pete Hutton 说道。“这一协议让我们能更好地为双方的客户提供用于**的 SoC 设计、实施和验证更具竞争力的工具。”通过此协议，Mentor 可以在常规发布前优化其 ARM IP 流程和工具。这将使 Mentor 的客户能在其设计中加入*新的 AR

硬体模拟需求火热 明导从“应用”面下手

硬体模拟在这一两年成了EDA（电子设计自动化）市场*为热门的话题，三大EDA业者在这方面也开始强化推展力道，像是Cadence（益华电脑）在去年所推出的Palladium Z1便是一例。然而，明导国际也不甘示弱，在2016年二月，也祭出新一代产品的应用程式，希望能进一步加速各类系统的硬体模拟的时间与降低成本。 就产品的硬体概念而言，Cadence与明导的设计思维，都是由自行开发晶片开始，然后到发展完整的硬体系统，透过连网功能，让晶片开发团队可以不受时空限制，达到无缝接轨与交流，与此同时，系统本身也能一次进行多个开发专案，而不受时间不足与资源局限等因素所影响。明导国际硬体模拟部门产品市场经理Gabriele Pulini表示，硬体模拟相较于软体的作法，不论是性能或是分析能力，都形成了相当大的差距，这一点也受到不少客户的信赖，但关键还是在于整个生态系统能否帮忙，尤其是处理器核心IP供应商的协助，如ARM与Imagination这两家主要的供应商，就与明导在硬体模拟领域合作了有数年以上的时间。他更指出，在未来，硬体模拟的发展，不单聚焦在处理器、绘图处理器、网路与储存等基本功能，更应该从应用的

新创EDA业者协助工程师克服讯号完整性挑战

贸泽电子鼎力支持CEDA发布《2015中国电子授权分销商名录》

三星 10 纳米研发传加快 10 倍

三星电子（Samsung Electronics Co.）传出又将抢在台积电之前，推出10纳米制程技术，但这次质量能否顾好，不再出现之前 14 纳米制程省电效能反而略输给台积电 16 纳米制程的窘况，市场将密切关注。 韩媒 BusinessKorea 4 日报导，根据业界消息，三星*近已购入一台造价高昂的电子设计自动化（Electronic Design Automation，EDA）工具，可提升 10 纳米制程技术的良率、进而提前量产。消息显示，三星打算采纳全球*大 EDA 生产商 Synopsys Inc. 的 10 纳米半导体 EDA 工具「IC Compiler 2」，而这款设备也已通过三星的品管测试。Synopsys 指出，IC Compiler 2 可将制程技术的研发进度加快 10 倍。 当制程微缩至 10 纳米以下之后，芯片整合的程度也会大增，因此多数公司都面临良率难以提升的问题。EDA 工具可系统性地找出芯片制程每个阶段（包括设计、制造前、制造后以及测试阶段）隐藏的错误，进而快速提高良率。 虽然三星依旧宣称，10 纳米制程芯片仍预定 2016 年底量产，相较之下台积电计

三星 10 纳米研发传加快 10 倍

三星电子（Samsung Electronics Co.）传出又将抢在台积电之前，推出10纳米制程技术，但这次质量能否顾好，不再出现之前 14 纳米制程省电效能反而略输给台积电 16 纳米制程的窘况，市场将密切关注。 韩媒 BusinessKorea 4 日报导，根据业界消息，三星*近已购入一台造价高昂的电子设计自动化（Electronic Design Automation，EDA）工具，可提升 10 纳米制程技术的良率、进而提前量产。消息显示，三星打算采纳全球*大 EDA 生产商 Synopsys Inc. 的 10 纳米半导体 EDA 工具「IC Compiler 2」，而这款设备也已通过三星的品管测试。Synopsys 指出，IC Compiler 2 可将制程技术的研发进度加快 10 倍。 当制程微缩至 10 纳米以下之后，芯片整合的程度也会大增，因此多数公司都面临良率难以提升的问题。EDA 工具可系统性地找出芯片制程每个阶段（包括设计、制造前、制造后以及测试阶段）隐藏的错误，进而快速提高良率。 虽然三星依旧宣称，10 纳米制程芯片仍预定 2016 年底量产，相较之下台积电计

抢A10订单！三星10nm研发传加快十倍誓超车台积

三星电子(Samsung Electronics Co.)传出又将抢在台积电(2330)之前、推出10纳米制程技术，但这次品质能否顾好、不再出现之前14纳米制程省电效能反而略输给台积电16纳米制程的窘况，市场将密切关注。 韩媒BusinessKorea 4日报导，根据业界消息，三星*近已购入一台造价高昂的电子设计自动化(Electronic Design Automation；EDA)工具，可提升10纳米制程技术的良率、进而提前量产。消息显示，三星打算采纳全球*大EDA生产商Synopsys Inc.的10纳米半导体EDA工具「IC Compiler 2」，而这款设备也已通过三星的品管测试。Synopsys指出，IC Compiler 2可将制程技术的研发进度加快10倍。当制程微缩至10纳米以下之后，芯片整合的程度也会大增，因此多数公司都面临良率难以提升的问题。EDA工具可系统性地找出芯片制程每个阶段(包括设计、制造前、制造后以及测试阶段)隐藏的错误，进而快速提高良率。虽然三星依旧宣称，10纳米制程芯片仍预定明(2016)年底量产，相较之下台积电计画则在明年第3季量产10纳米芯片、比三

IP授权崛起 EDA深耕验证市场 整合接轨成关键

Mentor Graphics宣布与GLOBALFOUNDRIES合作开发工艺设计套件

俄勒冈州威尔逊维尔，2015 年 11 月 13 日 — Mentor Graphics公司（纳斯达克代码：MENT）今天宣布，正与 GLOBALFOUNDRIES 展开合作，认证 Mentor® RTL 到 GDS 平台（包括 RealTime Designer™ 物理 RTL 合成解决方案和 Olympus-SoC™ 布局布线系统）能够完全适用于当前版本的 GLOBALFOUNDRIES® 22FDX™ 平台设计参考流程。此外，Mentor 和 GLOBALFOUNDRIES 还一同合作开发适用于 22FDX 平台的工艺设计套件 （PDK）。该 PDK 支持 Mentor Calibre® 平台，涵盖适用于 22FDX 平台的设计规则检查 （DRC）、版图与电路图比较 （LVS） 和金属填充解决方案。这些解决方案可帮助双方客户利用 22FDX 工艺中的性能来解决功耗、性能和电流泄漏，从而优化他们的设计。GLOBALFOUNDRIES 业务开发副总裁 Pankaj Mayor 表示：“我们与Mentor Graphics 密切合作，使其产品能够帮助客户落实 22FDX 平台的优势。对

是德科技将在EPEPS 2015展示*新硬件和EDA软件解决方案成果

2015 年 10 月 27 日，北京――是德科技公司（NYSE：KEYS）日前宣布将在 EPEPS 2015 展示*新硬件和电子设计自动化（EDA）软件解决方案。EPEPS 2015 将于 10 月 25 日至 28 日在美国加利福尼亚州圣何塞希尔顿逸林酒店举行。展会期间，是德科技技术专家与应用工程师将举行非正式讨论与演示，展示是德科技高频仿真与测量工具，包括先进设计系统（ADS）和物理层测试系统（PLTS）软件。这些工具能够帮助设计人员高效地整合集成电路、封装和电路版图，从而仿真、分析并测量多千兆位通道设计，包括单端 DDR、高密度差分 PCIe®及 100 GB 超高速数据传输以太网等等。工程师将了解如何在制版前和制版后以及测量工作流程中无缝集成电磁场模型，以满足信号与功率完整性要求，确保出色的产品性能。测量工作流程演示包括应用 PLTS 软件自动夹具移除（AFR）特性的突破性误差校正技术展示。该技术能够增强 PCB 应用的仿真与测量关联性。作为 EPEPS 2015 技术展示的一部分，是德科技 EEsof EDA 信号完整性应用工程师 Heidi Barnes 将与多伦多大学的

新一代IC设计聚焦改善混合信号验证技术

IC设计业界目前正研究如何统合Verilog-AMS与IEEE 1800标准的SystemVerilog，或导入模拟混合信号(AMS)成为新的SystemVerilog-AMS标准。目前四大验证语言标准有Verilog-A与Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS为*新标准，但仍需数年研究才能供业界使用。根据智财标准设立组织Accellera官网，许多研究正如火如荼进行，聚焦新功能与产业升级需求，欲改善混合信号设计与验证技术，并将AMS设计导入SystemVerilog Assertions。2012年12月，Accellera Verilog-AMS委员会主席Scott Little召开会议，召集产业专家企图整合Verilog-AMS至SystemVerilog。不久后决定，与其开发Verilog-AMS与SystemVerilog之间的互通性(interoperability)，不如创造全新标准，也就是将SystemVerilog触角延伸至AMS领域。2014年Accellera董

Marvell推出面向Brillo和Weave通信解决方案的Andromeda Box IoT平台

2015年11月3日，北京讯 – 以“Smart Life and Smart Lifestyle（美满互联、品‘智’生活）”为愿景，为存储、物联网（IoT）、云基础设施、数字娱乐、家用内容交付提供完整芯片解决方案和Kinoma®软件的全球领导厂商美满电子科技（Marvell，Nasdaq：MRVL）今日宣布，推出高集成度Marvell Andromeda Box™ IoT平台，该平台面向谷歌基于安卓的*新操作系统Brillo，对Weave通信协议提供原生支持。Andromeda Box采用了Marvell SoC应用处理器、网络和无线连接技术，专门为快速样品成型和开发IoT网关及智能设备而设计。Andromeda Box可以简便地利用得到良好支持的开发套件和操控界面，各种核心服务已内置于其操作系统。Andromeda Box还提供对Weave协议的原生支持，从而使手机和设备能够相互进行本地通信或通过云进行远程通信。 Marvell智能网络设备与解决方案（SNDS）事业部**副总裁Maya Strelar-Migotti表示：“Marvell与谷歌拥有共同的愿景，即帮助开发人员开发下一

一种多功能电子密码锁的VHDL设计

0 引言传统机械锁的防盗功能差，在现代高科技安防系统中无法起到作用，已逐步被更可靠、更智能的电子数字密码锁代替。目前市场上的大部分密码锁产品是以单片机为核心的，利用软件进行控制，实际应用中系统稳定性较差且成本高。本文研究的是电子密码锁的一种纯硬件实现方案，为弥补传统技术的不足，采用EDA技术在可编程芯片上实现密码的存储、运算等操作，使产品既具有硬件的**性和高速性，又具有软件开发的灵活性和易维护性。1 主要技术与开发环境1.1 EDA技术及特点EDA(Electronic Design Automation)，即“电子设计自动化”,是目前电子设计领域中的主流技术。EDA技术就是依靠功能强大的电子计算机，在EDA 工具软件平台上，对以硬件描述语言为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化和仿真，直至下载到可编程逻辑器件CPLD/FPGA 或专用集成电路ASIC 芯片中，实现特定的电子电路设计功能。与传统电子设计方法相比，EDA技术具有以下主要优势：(1)可以在电子设计的各个阶段、各个层次进行计算机模拟验证;(2)独特的自顶向下的电子设计方案;(3)使设计

基于PAC的机器视觉应用方案

基于EDA技术的电子设计要点

基于PCB板的高性能大功率滤波器设计

摘要 介绍了一种减小大功率滤波器的插入损耗和提高滤波器带外抑制的实现技术，通过合理选择滤波器的结构和元器件，以及印制板的板材，并在滤波器设计过程中充分考虑印制板布线对不同频率的影响，尽量采用均匀传输线进行设计，理论设计与工程实践相结合，使高性能大功率滤波器的设计更容易。随着现代高科技的发展，用EDA软件进行滤波器仿真设计变得简单。对于小信号滤波器而言，EDA软件仿真结果和实际测试值较为接近，可采用EDA软件指导滤波器设计。但在实际工作中，会出现设计出的滤波器性能指标与EDA仿真出的滤波器理论值相差甚远，从而导致设计出的滤波器无法满足设计需求，这种现象在大功率滤波器设计过程中较为普遍。目前针对滤波器理论设计的教程有多种，但很难找到小功率和大功率滤波器区别设计的文献。本文结合工程实践，分析了可能影响大功率滤波器性能的因素，设计大功率滤波器时充分考虑这些因素，便可设计出高性能的大功率滤波器。1 设计思路对于滤波器而言，其主要指标包括插入损耗、带内波动和带外抑制等，大功率滤波器相对于小功滤波器而言，其设计的关键点主要有：选择良好的滤波器元器件和滤波器**阶电路的结构，合理选择印制板板材，并对印

芯片国家基金来袭：1200亿元首批融资到位

近几个月来，周玮一在公开场合出现，便会被众多企业家包围。周玮是华芯投资管理有限公司（下称华芯投资）战略部副总经理。作为"国家集成电路产业投资基金"（下称"基金"）的管理者，从今年8月成立以来，华芯投资便受到各界关注。在11月的一个会议上，周玮向外界透露，基金的一期融资目标1200亿元已经完成。据《财经国家周刊》记者了解，基金推进迅速，**笔投资有望于2014年底前落定。这个旨在拉动中国集成电路芯片产业发展的基金，未来10年将拉动5万亿元资金投入到芯片产业领域。不过，虽然基金已为产业带来激情涌动，但除了资本之外，要改变我国芯片产业的落后局面，尚待更多条件的成熟完善。1200亿元首批融资到位2014年6月，国务院印发《国家集成电路产业发展推进纲要》（下称《纲要》）,提出成立专项产业基金。仅仅用了2个月，国开金融、中国**、华芯投资等8家企业就共同投资组建起这一***基金。周玮向《财经国家周刊》记者表示，基金的总体定位，是在国家战略和市场机制中找到平衡点，"在国家政策的引导下，吸引社会资金，努力建立符合市场运行规律的基金管理制度"。维持这个平衡并不容易。所以，基金采用了委托管理模式，将所有权

EDA技术进行数字电路设计

随着科学研究与技术开发市场化，采用传统电子设计手段在较短时间内完成复杂电子系统设计，已经越来越难完成了。EDA(Electronics Design Automation)技术是随着集成电路和计算机技术飞速发展应运而生一种**、快速、有效电子设计自动化工具。本文介绍了EDA技术主要特点和功能，并对将EDA技术引入到数字电路设计工作方案进行了探讨。1 EDA技术EDA(电子线路设计座自动化)是以计算机为工作平台、以硬件描述语言(VHDL)为设计语言、以可编程器件(CPLD/FPGA)为实验载体、以ASIC/SOC芯片为目标器件、进行必要元件建模和系统仿真电子产品自动化设计过程。EDA是电子设计领域一场**，它源于计算机辅助设计，计算机辅助制造、计算机辅助测试和计算机辅助工程。利用EDA工具，电子设计师从概念，算法、协议开始设计电子系统，从电路设计，性能分析直到IC版图或PCB版图生成全过程均可在计算机上自动完成。EDA代表了当今电子设计技术*新发展方向，其基本特征是设计人员以计算机为工具，按照自顶向下设计方法，对整个系统进行方案设计和功能划分，由硬件描述语言完成系统行为级设计，利用先进开

Cadence董事会主席：半导体行业变革关注点将向下

在全球半导体行业处在挑战期，无论是设计和制造技术工艺，还是应用市场需求都面临巨大变革。Cadence公司作为全球主要的IC设计工具提供商以及新起的IP提供商，对未来产业技术走向，有着重要影响。为此，记者借Cadence在北京召开董事会之机，采访了其董事会主要成员。系统的重要不断提升如果回顾过去二三十年半导体行业的发展，以前的增长速度是非常强劲的，年增长率高达17%。现在增长率已经回落到个位数，从今年的情况来看，全球半导体行业的增长虽然没有预期中的那么快，但仍在增长，这说明了整个行业正在不断转型。从技术演进上看，当芯片规模降到20纳米以下，就为很多设计带来一些挑战。我们发现半导体行业经历的这种低谷和挑战是每十年出现一次。以前对于整个半导体行业，随着行业的兴盛和发展，出货量增长的时候，成本每片会降低30%左右，现在进入20纳米以下时代，成本效益比发生了变化。设计的复杂性越来越多，下一代的节点，包括**节点的设计技术，面临着越来越大的挑战。在应用市场上也存在诸多挑战，整个“3C”对半导体行业的影响是*大的。“3C”分别是通讯、智能机行业和消费电子。这三个C都发生了一定变化，我们需要适应它们。

智原科技采用Cadence数字实现与验证解决方案，提升*大型SoC设计的性能

Cadence设计系统公司日前宣布，位于台湾新竹的智原科技 (Faraday Technology Corp.) 通过采用Cadence®完整的工具流程，已成功完成该公司*大型的SoC (系统单芯片) 项目开发，该项目是用于4G基站的3亿门芯片设计。通过在其分层式 (hierarchical) 设计流程中部署Cadence Encounter® 数字设计工具，智原科技的设计团队在短短的七个月内，就完成了这个复杂SoC从输入数据到流片的工作。通过采用Encounter®数字实现 (EDI) 系统，智原科技成功使这颗SoC设计每次执行原型设计的时间从两周缩短到三至五天，包括GigaOpt多线程优化与先进分析、适合Encounter Conformal® Equivalence Checker (EC) 的分层式EC比较方法、用于RC提取和时序分析的整合式签收工具。此外，智原科技还采用了Cadence的其它产品，包括Incisive® Enterprise Simulator、验证IP、Encounter Power System、Allegro Package Designer，以及All

智原科技采用Cadence数字实现与验证解决方案

Cadence设计系统公司近日宣布，位于台湾新竹的智原科技 (Faraday Technology Corp.) 通过采用Cadence®完整的工具流程，已成功完成该公司*大型的SoC (系统单芯片) 项目开发，该项目是用于4G基站的3亿门芯片设计。通过在其分层式 (hierarchical) 设计流程中部署Cadence Encounter® 数字设计工具，智原科技的设计团队在短短的七个月内，就完成了这个复杂SoC从输入数据到流片的工作。通过采用Encounter®数字实现 (EDI) 系统，智原科技成功使这颗SoC设计每次执行原型设计的时间从两周缩短到三至五天，包括GigaOpt多线程优化与先进分析、适合Encounter Conformal® Equivalence Checker (EC) 的分层式EC比较方法、用于RC提取和时序分析的整合式签收工具。此外，智原科技还采用了Cadence的其它产品，包括Incisive® Enterprise Simulator、验证IP、Encounter Power System、Allegro Package Designer，以及All

EDA观察：软硬融合对厂商意义何在？

对于软硬件融合这个题目，可能我们更能直观感受到的是来自消费电子领域的这种趋势和变革。在半导体领域，负责软件的EDA厂商和负责硬件的器件厂商间仍有着泾渭分明的界线，但我们也看到，在软件和硬件厂商各自的阵营当中，也在呈现这样一种软硬件融合的趋势，或者说，对于软件厂商而言，硬件加速平台显得越来越重要了，而对于硬件厂商，其开发软件和配套平台可能成为硬件之外*重要的发展制约，同时也有越来越多的硬件厂��正借其对辅助设计软件的投入来引导工程师的设计习惯，培养自己的潜在客户。这几年，我们注意到一些模拟/电源厂商不断加强自己的在线设计工具，以期帮助一些初学者和工程师熟悉产品设计流程并轻松进行在线仿真。同时各大半导体厂商也在不断强化和EDA厂商的紧密合作，将其融入自己的生态系统系统建设，这也是一种软硬件融合的趋势。此外，作为分销商这个特殊的阵营也在不断强化自己在工具方面的实力。为此，这个专题将围绕软硬件融合这个话题，邀请来自硬件厂商、EDA厂商和分销商的代表来一起讨论，希望能解答我们的一些问题：1. 厂商是否认同软硬件融合的趋势对于这一点，厂商们的回答是肯定的，因此硬件厂商们在不断加强软件工具的投入，而E

差分信号回流路径的全波电磁场解析（二）

诺丁汉英盛德芯片设计学院**批毕业生全部签约跨国公司

2013年9月17日，Mentor Graphics Corp. 今天宣布，金九之初，宁波诺丁汉大学迎来了世界各地的新同学，同时，也送走了一批毕业生。他们是学校英盛德芯片设计学院的**批学生，目前已经全部签约跨国公司。今年4月，宁波诺丁汉大学牵手全球电子自动化领导厂商、电子设计软件巨头明导国际（Mentor Graphics）以及欧洲**的芯片设计公司英盛德（Sondrel），成立****以行业为导向、提供芯片设计专业培训的教育机构——诺丁汉英盛德芯片设计学院。英盛德芯片设计学院于6月正式开班，首批招收23人，学生大都来自上海复旦、西安交大等国内名校。被录取的学生在学院接受三个月的强化培训，在**电子设计新技术实验室享受明导国际提供的价值超千万美元的EDA软件、学习材料和技术支持，深入了解*先进的设计方法，熟练掌握RTL设计、IP集成流程、DFT、PD等*先进的电子自动化技术、设计流程以及操作方法。三个月后的今天，他们不仅获得相应的资格认证证书，还都与拥有横跨全球的伙伴关系的英盛德芯片设计公司签约，其中17人被分别安排到**跨国半导体公司AMD和全球**的互联网解决方案供应商思科 （C

硬件仿真器成IC设计新宠三大EDA公司竞逐

基于EDA技术的定向型计算机硬件设计

硬件仿真器成IC设计新宠三大EDA巨头竞争激烈

随着芯片复杂度的提高，验证测试变得越来越重要，对芯片*显著的改进不仅在设计流程中产生，也在芯片调试和验证流程中反复进行着。因此，为帮助IC设计企业缩短验证时间、加快产品上市，大型EDA工具提供商均致力于加强硬件仿真工具的开发与相关市场的经营。Cadence于日前推出其新一代验证计算平台PalladiumXPII，容量扩展至23亿门。Synopsys公司则在2012年收购了仿真工具供应商EVE，强化了其硬件辅助验证产品线。Mentor亦于2012年推出高速多功能硬件加速仿真器Veloce。全球三大EDA公司均已涉足硬件仿真器市场，并进行激烈竞争。验证测试面临挑战现代大规模集成电路设计密度越来越高，更加快速、有效地进行设计验证成为极大的考验。对于设计工程师而言，有关芯片功能和性能方面的综合数据是关键信息。他们通常会根据设计规范预先假设出芯片各项性能的大致参数范围，提交给验证测试人员，通过验证测试分析后，得出比较真实的性能参数范围或者特定值;设计工程师再根据这些值进行分析并调整设计，使芯片的性能参数达到符合设计规范的范围。为了保证*终得到的芯片设计符合设计要求，IC设计公司不得不在验证阶段投

为什么说NVIDIA麦克斯韦不会上20nm？

已经可以基本确认，NVIDIA将在2014年**季度内发布代号“麦克斯韦”(Maxwell)的下一代GPU，而台积电已经决定提前在2014年**季度量产20nm这方面其实还没有确切的说法，甚至连谣传都没有，因此本文的分析都是根据各种环境条件逻辑推测出来的，突变情况不算在内。其实这事儿说起来话就长了。Long long ago，在那个NVIDIA、ATI混战的年代，虽然大家都用台积电代工，但是ATI几乎每次都是在工艺上**一步，因为晶圆厂建设：30亿美元 VS. 40-70亿美元工艺研发：12亿美元 VS. 21-30亿美元设计成本：5000-9000万美元 VS. 1.2-5亿美元光掩膜成本：200-300万美元 VS. 500-800万美元EDA成本：4-5亿美元 VS. 8-12亿美元总和：46.52-47.93亿美元 VS. 70.25-117.08亿美元看见了没?少则增加一半，多则增加一倍半!要知道，这些钱不仅仅花台积电的，合作伙伴想用人家的新工艺也必须跟着投入，AMD、NVIDIA、高通等等谁都跑不了。更糟的是，现在多了个苹果，不缺钱、敢花钱保证自己所需一切元件和产能的苹果，

VerilogHDL与C语言的区别与联系详解

数字电路设计工程师一般都学习过编程语言、数字逻辑基础、各种EDA软件工具的使用。就编程语言而言，国内外大多数学校都以C语言为标准，只有少部分学校使用Pascal 和Fortran。算法的描述和验证常用C语言来做。例如要设计Reed-Solomen编码/***，可以分为下面几个步骤。先深入了解Reed-Solomen编码/解码的算法。编写C语言的程序来验证算法的正确性。运行描述编码器的C语言程序，把在数据文件中的多组待编码的数据转换为相应的编码后数据，并存入文件。编写一个加干扰用的C语言程序，用于模拟信道。它1.为什么选择C语言与Verilog 配合使用首先，C语言很灵活，查错功|按位逻辑或^^按位逻辑异或～^～^按位逻辑同或>> >> 右移左移?:?:相当于if-else从上面的讲解我们可以总结如下。C语言与Verilog硬件描述语言可以配合使用，辅助设计硬件。 C语言与Verilog硬件描述语言很像，但要稍加限制。 C语言的程序很容易转成Verilog的程序。

常见硬件设计EDA工具比较

ARM收购Cadence显示控制器核心技术

EDA公司Cadence Design Systems日前宣布与半导体IP授权公司ARM Holdings达成一项收购协议，Cadence同意出售并转让其 Panta 显示控制器核心给ARM。尽管Cadence公司一直致力于发展其IP核心位置──*明显的就是年初收购Tensilica公司的行动──但仍决定出售 Panta 产品线给ARM。该收购交易金额暂未发布。根据双方共同发布的新闻稿，该 Panta 显示处理器核心系列以及相关的协同处理器核心是由Cadence与ARM共同开发的。 Panta 系列核心主要针对手机等行动装置提供高解析显示的多媒体应用，因而也能纳入主应用处理器中。同时，该高功效的 IP 核心还可为应用带来低功耗的优势。ARM公司媒体处理部门总经理Pete Hutton表示：「ARM的产品组合在加入 Panta 系列显示器核心后，将有助于使ARM的合作夥伴生态系统更快推出与 Mali 绘图核心、视讯解决方案与ARM TrustZone **保护技术完全整合的高阶显示器。」

WSN的一种基于能量估算的集中式分簇路由协议