随着市场对高速资料传输与宽频连网的需求越来越高，高速连结介面成为各种电子系统设计的关键步骤之一，讯号完整性(SI)问题也成为一大挑战；为协助工程师克服高速通讯系统设计挑战，一家成立于2010年的EDA业者芯禾(Xpeedic)锁定高速SI分析推出一系列工具，期望能以聚焦于特定设计问题的解决方案为客户缩短产品开发时程。
芯禾科技共同创办人暨执行长凌峰表示，高速互连容易产生的反射、串扰、开关杂讯等讯号完整性问题，是会影响讯号传输品质并决定设计能否成功的关键；传统设计方法往往无法实现较高的一次设计成功率，因此亟需EDA软体提供可进行SI模拟辅助设计的方法，以克服上述挑战。而芯禾的解决方案可提供快速、**的模型产生与通道模拟，让高速互连设计任务变得更轻松。
芯禾的高速SI解决方案包括S参数处理分析工具SnpExpert、3D通孔建模与模拟工具ViaExpert、高速通道分析工具ChannelExpert、封装与系统级SI分析工具HERMES SI，以以及模拟专案统一管理系统JobQueue等，能针对不同的设计流程与产品设计需求，提供相对应的工具。
芯禾的高速SI解决方案
除了SI分析工具，芯禾也针对RF射频晶片设计提供整合在Cadence Virtuoso平台上的工具组合，包括3D EM快速模拟工具IRIS、被动元件PDK抽取工具iModeler与PDK验证工具iVerify；该工具集支援多核心分散式平行运算的核心求解，可降低EM模拟时间、提高设计效率。此外该公司在整合式被动元件(IPD)与系统级封装(SiP)两大技术领域，亦可提供相关设计解决方案。
凌峰指出，总部位于中国苏州，并在上海和美国西雅图设有办公室的芯禾，核心团队拥有丰富的EDA产业和IC设计领域经验，目前总员工数约60人左右，为支援不断成长的业务规模，将继续延揽人才，预计在2016年员工数将突破100人；而由于台湾仍是许多厂商之核心设计团队的根据地，该公司也期望能进一步扩展在台湾的市场版图，为寻求克服高速互连设计挑战的业者提供实用的解决方案。
公安机关备案号：
