Cadence数字、签核与定制／模拟工具助力实现三星7LPP和8LPP工艺技术

2017年6月2日，上海——楷登电子（美国 Cadence 公司，NASDAQ： CDNS） 今日宣布其数字、签核与定制／模拟工具成功在三星电子公司7LPP和8LPP工艺技术上实现。较前代高阶工艺节点FinFET技术，7LPP和8LPP工艺技术不仅进一步优化了功耗、性能和面积特性，扩展能力也更为出色。目前，客户已经可以应用下一代技术开始早期设计。Cadence定制／模拟、数字和签核工具**满足三星工艺需求，支持实现7LPP和8LPP工艺技术；三星客户可开发各类复杂的高阶节点设计，充分满足移动市场和其他垂直市场的应用需求。如需了解Cadence® 数字与签核解决方案的详细内容，请访问www.cadence.com/go/samsung7nm8nmdands。欲详细了解Cadence定制／模拟解决方案，请访问www.cadence.com/go/samsung7nm8nmcanda。目前，三星7LPP工艺采用的数字与签核工具包括Innovus™ 设计实现系统和针对DRC的物理验证系统；采用的定制／模拟工具为Virtuoso® 先进工艺节点平台，包括Spectre® APS仿真器、Spect

Cadence发布业界首款面向汽车 监控 无人机等的神经网络DSP IP

内容提要：•完整独立的DSP核心，**支持各级神经网络层•芯片面积不到1mm2，计算速度可达每秒1 TeraMAC （TMAC）•通用的可编程解决方案，为未来而生，满足不断演进的技术需求•为视觉设备、雷达／光学雷达和融合传感器应用度身优化 集微网消息，2017年5月4日，中国上海——楷登电子（美国Cadence公司，NASDAQ: CDNS）今日正式公布业界首款独立完整的神经网络DSP —Cadence® Tensilica® Vision C5 DSP，面向对神经网络计算能力有极高要求的视觉设备、雷达／光学雷达和融合传感器等应用量身优化。针对车载、监控安防、无人机和移动/可穿戴设备应用，Vision C5 DSP 1TMAC/s的计算能力完全能够胜任所有神经网络的计算任务。随着神经网络应用的日益深入和复杂，对计算的要求也与日俱增；同时，神经网络的自身架构在不断更新换代，新网络、新应用和新市场也层出不穷。上述趋势之下，业界亟需一款针对嵌入式系统量身定制的高性能、通用型神经网络解决方案，不仅应该具备极低的功耗，还应拥有高度的可编程能力，以适应未来变化，降低风险。神经网络DSP vs. 神

Cadence神经网络 DSP IP 业界**

全球电子设计**领导厂商益华计算机（Cadence）宣布推出Cadence Tensilica Vision C5 DSP，是业界**的独立自含式神经网络DSP IP核心，以满足神经网络的高运算需求，并被优化使用在视觉、雷达/光达及融合传感器等应用领域上。 Vision C5 DSP 主攻汽车、监控、无人机及行动/穿戴式装置市场，提供每秒 1TMAC运算能力，可独立执行所有神经网络运算任务。 神经网络日趋深入复杂，其运算要求也迅速增加。 同时，神经网络架构不断变化，新的网络持续出现，新的应用和市场也陆续兴起。 这些趋势使得我们必须为了不仅讲求低功率，也追求高度可编程性以满足未来发展灵活性要求和低风险的嵌入式系统，开发出一套高效能、高通用的神经网络处理解决方案。神经网络 DSP与神经网络加速器汽车、无人机和保全系统中的摄影机式视觉系统需要两种基本类型的视觉优化运算。 首先运用传统运算摄影/成像算法对来自摄影机的输入进行强化。 接着由神经网络式辨识算法执行物体侦测和辨识。 现有神经网络加速器解决方案是将硬件加速器附加在影像DSP上，会使神经网络码分割于执行于DSP 上的某些网络层与将卷积层

Cadence针对Palladium Z1仿真平台发布VirtualBridge适配器，软件初启时间*高可缩短三个月

Cadence发布大规模并行物理签核解决方案Pegasus验证系统

内容提要： •可扩展至数百CPU，性能*高提升10倍；基于现行的代工厂认证工作规则，全芯片DRC签核可实现100% 精准验证•可以近线性扩展至*多960个CPU，DRC签核周转时间由数天缩短至数小时•灵活、弹性的云计算平台助客户应对激烈竞争，缩短产品上市时间2017年4月14日，中国上海 - 楷登电子（美国 Cadence 公司，NASDAQ: CDNS）今日正式发布Pegasus™验证系统，该云计算（cloud-ready）大规模并行物理签核解决方案将助工程师缩短先进节点IC的上市时间。Pegasus™验证系统解决方案是全流程Cadence数字设计与签核套件的新成员，可扩展至数百CPU，设计规则检查（DRC）性能*高可提升10倍，周转时间较上一代Cadence® 解决方案由数日降至数小时。如需了解Pegasus验证系统的详细内容，请参访www.cadence.com/go/pegasus。早期客户已将Pegasus验证系统用于存储、高性能运算、云、服务器和移动应用等领域的大型设计。Pegasus解决方案具备多项优势：•大规模并行架构：Pegasus解决方案采用大规模并行架构，拥有前所

Cadence助力芯片设计“高速化” Xcelium与Protium S1成重磅杀手锏

近些年，随着半导体技术的高速发展，集成到单颗芯片上的逻辑门和功能性单元也成指数倍的提升，芯片设计的复杂度大幅增加。而且，在硬件仿真技术和FPGA原型验证的大力推动下，基于软件环境下的验证也已经成为当下EDA的关键增长领域之一，物联网IoT的出现也进一步加剧了电子产品开发多元化以及开发工具复杂化的形势，眼下针对专用领域的专业级应用在功耗、性能、成本、**性、互联性以及现场可升级性也日益成为至关重要的考量标准。在这种形势下，针对特定应用需求的产品开发也对验证以及软件的灵活性提出更高的要求。因此，以验证、仿真、硬件加速仿真和以FPGA为基础的原型验证及并行仿真也逐渐成为2017年的EDA领域的主流发展趋势。在27日由Cadence举办的新品发布会上，Cadence公司全球副总裁石丰瑜以及Cadence公司系统与验证事业部产品管理与运营副总裁Michal Siwińsk针对这些问题进行了回应。作为Cadence全新的基于FPGA的原型验证平台，Protium S1借助于**的算法，显著提升工程项目的整体效率。与Cadence Palladium Z1企业级仿真平台前端一致，Protium S1

Cadence发布7纳米工艺Virtuoso先进工艺节点扩展平台

下一代定制设计平台大幅提升先进工艺生产力 2017年4月18日，中国上海 – 楷登电子（美国Cadence公司，NASDAQ: CDNS）今日正式发布针对7nm工艺的全新Virtuoso® 先进工艺节点平台。通过与采用7nm FinFET工艺的早期客户展开紧密合作，Cadence成功完成了Virtuoso定制设计平台的功能拓展，新平台能帮助客户管理由于先进工艺所导致的更复杂的设计以及特殊的工艺效应。新版Virtuoso先进工艺平台同样支持所有主流FinFET先进节点，性能已得到充分认证；同���提高了7nm工艺的设计效率。为了应对7nm设计的众多技术挑战，Virtuoso先进工艺平台提供丰富的版图设计功能，包括：支持多重曝光（MPT）的色彩感知的编辑功能、支持FinFET网格功能、及支持模块生成器（ModGen）器件阵列编辑功能等多种**编辑功能。同时，在电路设计流程中，客户可以使用Spectre® APS仿真器、Virtuoso ADE产品套件和Virtuoso 原理图编辑器执行对多工艺边界的蒙特卡洛分析（Monte Carlo Analysis），从而加强电路设计的差异分析。如需了解7

应用Cadence Protium S1 晶晨半导体缩短多媒体SoC软硬件集成时间

快速原型设计初启及与Palladium Z1企业级硬件加速器的一致性，帮助用户提前启动软件开发 集微网消息，2017年4月27日，上海 —— 楷登电子（美国 Cadence 公司，NASDAQ: CDNS）今日宣布，凭借Cadence® Protium™ S1 FPGA原型验证平台，晶晨半导体（Amlogic）成功缩短其多媒体系统级芯片（SoC）设计的上市时间。基于Protium S1平台，晶晨加速实现了软/硬件（HW/SW）集成流程，上市时间较传统软硬件集成工艺缩短 2 个月。晶晨是Protium S1平台测试的早期参与者之一，期间受益于平台独有的设计实现和原型验证加速能力，可以比以往更早启动SoC设计的软件开发。同时，平台助设计师加快Linux和安卓操作系统的启动速度，并在**内完成安兔兔评测（AnTuTu benchmark）。“使用Protium S1平台，我们可以同时执行多个设计实例，提高生产力”，晶晨半导体软件工程总监Jerry Cao表示。“此外，该平台与Cadence Palladium® Z1企业级硬件仿真加速器共享同一个通用编译流程，我们可以充分利用现有Cadenc

应用Cadence Protium S1，晶晨半导体大幅缩短多媒体SoC软硬件集成时间

楷登电子昨日宣布，凭借Cadence Protium S1 FPGA原型验证平台，晶晨半导体(Amlogic)成功缩短其多媒体系统级芯片(SoC)设计的上市时间。基于Protium S1平台，晶晨加速实现了软/硬件(HW/SW)集成流程，上市时间较传统软硬件集成工艺缩短 2 个月。晶晨是Protium S1平台测试的早期参与者之一，期间受益于平台独有的设计实现和原型验证加速能力，可以比以往更早启动SoC设计的软件开发。同时，平台助设计师加快Linux和安卓操作系统的启动速度，并在**内完成安兔兔评测(AnTuTu benchmark)。“使用Protium S1平台，我们可以同时执行多个设计实例，提高生产力”，晶晨半导体软件工程总监Jerry Cao表示。“此外，该平台与Cadence Palladium? Z1企业级硬件仿真加速器共享同一个通用编译流程，我们可以充分利用现有Cadence验证环境，保持平台间的功能一致性，进一步提高效率。”Protium S1 FPGA原型验证平台是助用户实现早期软件开发的下一代平台，初始启动(bring-up)时间较传统FPGA原型设计平均缩短80%

Cadence发布业界首款已通过产品流片验证的Xcelium并行仿真平台

内容提要：· 可执行基于多核并行运算的第三代仿真平台，业界**的Cadence验证套件家族新成员· 单核仿真性能平均提高2倍· 基于现有服务器，多核仿真的性能在RTL设计仿真，门级仿真及DFT仿真方面分别平均提速3倍， 5倍，与 10倍2017年3月1日，上海——楷登电子（美国 Cadence 公司，NASDAQ： CDNS）今日发布业界首款已通过产品流片的第三代并行仿真平台Xcelium™ 。基于多核并行运算技术，Xcelium™ 可以显著缩短片上系统（SoC）面市时间。较Cadence上一代仿真平台，Xcelium™ 单核版本性能平均可提高2倍，多核版本性能平均可提高5倍以上。Cadence® Xcelium仿真平台已经在移动、图像、服务器、消费电子、物联网（IoT）和汽车等多个领域的早期用户中得到了成功应用，并通过产品流片验证。如需了解更多内容，请参考www.cadence.com/go/xcelium。“不论是ARM还是我们的合作伙伴，交付产品以达到客户预期的能力，不可避免的需要快速和严格的验证环节，”ARM公司技术服务产品部总经理Hobson Bullman说，“Xceliu

Cadence与TSMC合作12FFC工艺技术，驱动IC设计**

内容提要：•Cadence的强大工具和丰富IP结合TSMC 12FFC工艺，助力SoC设计师打造中端移动应用及**消费电子应用•Cadence数字与签核及定制/模拟电路仿真工具套件获得新版DRM认证，助力客户启动早期开发•Cadence提供库特征化工具流程，并为开始采纳12FFC工艺的客户开发全新IP•可供客户下载的全新PDK集微网消息，2017年3月21日，上海——楷登电子（美国 Cadence 公司，NASDAQ: CDNS）今日正式公布其与台湾积体电路制造股份有限公司（TSMC）全新12nm FinFET紧凑型（12FFC）工艺技术开发的合作内容。凭借Cadence® 数字与Signoff解决方案、定制/模拟电路仿真解决方案及IP，系统级芯片（SoC）设计师可以利用12FFC工艺开发正在快速发展的中端移动和**消费电子应用。上述应用对PPA性能（功耗、性能和面积）的要求更高，为此，Cadence正与12FFC工艺的早期客户开展紧密合作。 Cadence数字与签核及定制/模拟电路仿真工具已获得TSMC为12FFC工艺设立的新版设计规则手册（DRM）认证，支持TSMC的全新12FFC

Cadence平行仿真平台通过生产验证

益华计算机(Cadence)宣布推出首款已通过生产验证之第三代仿真平台--Xcelium，其系基于**的多核心平行运算技术，加速系统单芯片(SoC)上市时程。 平均而言，相较于前代Cadence仿真平台，可在单核心提升2倍性能，并在多核心仿真优化5倍以上性能。 该平台通过生产验证，已获得行动、绘图、服务器、消费者、物联网及汽车领域的早期采用者所部属。 Cadence数字与签核事业群暨系统与验证事业群**副总裁兼总经理Anirudh Devgan表示，在研发**产品并推行上市的过程中，验证通常是*耗费成本和时间的过程。 Xcelium结合JasperGold App、Palladium Z1硬件仿真平台和Protium S1 FPGA原型验证平台，为顾客提供*强大的验证套装，协助工程师加速设计**的脚步。Xcelium仿真平台提供以下有助于加速系统开发的优点，多核心仿真优化运行时间加速项目时程、适用范围广、易于使用、包含多项申请中**技术提高生产力。 全新Xcelium仿真平台符合Cadence系统设计实现(SDE)的策略，协助系统及半导体公司以更高效率打造出更完整且具竞争力的终端产品。

Methods2Business用Cadence Tensilica DSP打造首款可扩展Wi-Fi HaLow MAC

单颗Tensilica Fusion F1 DSP实现IEEE 802.11ah MAC固件，支持IoT／传感器处理应用 集微网消息，2017年3月15日，上海——楷登电子（美国 Cadence 公司，NASDAQ: CDNS）今日宣布，Methods2Business（M2B）的全新Wi-Fi HaLow™ MAC IP搭载Cadence® Tensilica® Fusion F1 DSP。该可授权IP为智能家居、智能城市和工业应用领域的SoC量身打造，是采用电池供电传感器节点的理想解决方案。凭借Fusion F1 DSP，M2B得以在实现IEEE 802.11ah MAC固件的同时运行一系列包括语音触发、音频识别和传感器融合在内的增值应用。该解决方案兼顾软硬件，帮助客户在低功耗，性能及可编程性之间达到*佳平衡。“超低功耗和**性能是 IoT市场赖以发展的必要条件，全新Wi-Fi HaLow标准与之**匹配。凭借Fusion F1 DSP与定制扩展指令集，我们终于可以在Wi-Fi HaLow MAC IP产品上实现上述性能，”Methods2Business**执行官Marleen

Cadence携手CommSolid开发全新NB-IoT基带IP，进军移动IoT市场

单颗Cadence Tensilica Fusion F1 DSP运行超低功耗modem和智能IoT应用 集微网消息，2017年3月15日，上海———— 楷登电子（美国 Cadence 公司，NASDAQ: CDNS）今日宣布，将与移动IoT公司CommSolid展开合作，为超低功耗移动通讯环境开发度身定制的全新基带 IP，并结合*新发布的 3GPP 窄频带物联网（NB-IoT）通讯标准，发力迅速发展的移动IoT市场。CommSolid将单颗Cadence® Tensilica® Fusion F1 DSP与其*新CSN130基带解决方案集成，用于超低功率modem运行；以及包括语音触发、音频识别与传感器融合在内的智能 IoT 应用。Tensilica解决方案易于和片上系统（SoC）设备集成，是经过预先验证和授权的知识产权IP，可以降低项目风险且缩短产品上市时间。“无论智能钱包、反射器接线柱，还是手提箱等其它**物联网产品，极短的上市时间，经过认证的技术，以及灵活的modem解决方案都至关重要，”CommSolid总裁Matthias Weiss博士表示。“与Cadence合作，我们深

Cadence与西安电子科技大学携手共建集成电路设计培训中心

Cadence加速ARM处理器设计实现与签核

益华电脑(Cadence)宣布推出专为ARM Cortex-M23及Cortex-M33处理器打造的Cadence快速采用套件(RAK)，协助业界开发**的物联网应用。Cadence RAK包含完整的数位实施与签核流程，设计人员可据此以快速有效的方式创建低功耗Cortex-M23及Cortex-M33 装置，缩短产品上市时间。 全新Cadence RAK可让客户使用新款Cortex-M23及Cortex-M33 CPU，其RAK特色包括， 经由提供*佳功耗、效能与面积(PPA)的全流程数位与签核参考方法体验快速设计实现。这套方法结合Cadence Genus合成解决方案、Innovus设计实现系统、Quantus QRC撷取解决方案、Tempus时序签核解决方案、Modus测试解决方案及多项Conformal产品。RAK亦可达成快速与有效的设计收敛，透过整合式Cadence多模多角(Multi-mode, Multi-corner) RTL至GDS流程，达成快速执行时间及高效率的设计收敛，包括用于功耗domain-aware 的GigaPlace布局引擎、用于低功耗时脉分配的CCOpt

Cadence发布**Sigrity 2017快速实现PCB电源完整性签核

集微网消息： 全新信号分析能力**应对愈加复杂的高速互联设计，现已支持 PCIe 4.0 2017年2月7日，中国上海 —— 楷登电子（美国 Cadence 公司，NASDAQ: CDNS）今日正式发布全新Sigrity 2017技术的系列产品，新增多项核心功能，专为加速PCB电源及信号完整性签核量身打造。Cadence® Sigrity 产品组合的全新功能中，Allegro® PowerTree™ 拓扑检视器及编辑器脱颖而出，助客户快速评估设计流程初期的功率输出方案。全新发布的Sigrity 2017系列产品内置总线和接口标准®（PCIe®）4.0工具包，确保信号完整性符合今年即将发布的全新PCIe标准。 PCB电源及信号完整性签核加速能力不仅是设计独立电路板的关键，同时也是产品端到端完整设计的必要能力。Sigrity 2017是Cadence系统设计使能的重要技术，从芯片、电路板、到全系统，助企业打造**的高质量电子产品。如需了解有关Sigrity 2017系列产品的更多内容，请参阅cadence.com/go/Sigrity2017。设计流程初期即决定正确的功率输出方案是PCB设

中关村芯园与Cadence达成平台合作协议

2017年1月5日，中国上海 —— 楷登电子(美国 Cadence 公司，NASDAQ: CDNS)今日与国家集成电路设计北京产业化基地—中关村芯园(北京)有限公司联合宣布，双方将签订平台合作协议，将Cadence*前沿的设计工具平台和**技术注入到中关村芯园的集成电路公共服务平台之中。此次双方新的平台合作协议将服务企业范围将覆盖全中国大陆(除深圳和上海地区外)，合作涵盖了Cadence公司从IC芯片设计到板级设计和封装的全流程工具平台，包括了Cadence*新一代的定制与模拟设计工具、数字设计工具、系统验证平台和PCB板级设计工具。该平台合作中将包括：· Virtuoso® Custom IC Platform· Quantus™ QRC ExtracTIon SoluTIon· Physical VerificaTIon System· Spectre® Circuit SimulaTIon Platform· Innovus™ Implementation System· Conformal® Low Power· Conformal ECO Designer· Genus™ S

Cadence提供蓝牙Bluetooth 5验证IP

益华电脑(Cadence Design Systems, Inc.)宣布为Bluetooth 5提供Cadence验证IP (VIP)，这是**为*新版蓝牙技术所提供的VIP。Bluetooth 5以提升八倍的资料传送能力、四倍长的范围和加倍的低功耗装置连线速度，提供无缝的短距行动连接。 Cadence益华电脑亦以Bluetooth 4.2的VIP和Bluetooth 5的 TripleCheck产能工具加强其IP产品组合。Cadence新的Cadence Bluetooth 5 是*先推出蓝牙5标准验证流程及环境的验证IP。Cadence VIP支援各种主要程式语言、模拟器和验证方法，因此客户无需变动验证环境即可轻松采用此项VIP。Bluetooth 5的TripleCheck工具能够带给客户独立且**的验证计画、测试套组及涵盖率，帮助客户提升验证效率并加快上市速度。依据ABI研究机构总分析师Patrick Connolly的说法，预计在2020年前出货的蓝牙产品将超过3.71亿之谱。此外，ABI研究机构并预测在2020年前所有已安装的物联网装置中将有三分之一以上采用蓝牙技术。Cad

Cadence推出符合汽车ISO 26262的**性TCL1文件

全球电子设计**领导厂商益华电脑(Cadence Design Systems, Inc.)今日宣佈，推出业界**符合汽车ISO 26262标準的**性**软体工具信赖水準(TCL1)文件。经国际公认独立测试与合规评估公司TüV SüD完成评估并确定Cadence 类比/混合讯号工具链及数位前端设计与验证流程的TCL1预判，确认合规资格。此外，Cadence数位实现与签核流程的评估也可望于年底前完成。待其完成后，共将有超过30种Cadence EDA工具可用于 ISO 26262合规开发生命週期，为汽车产业提供***的工具支援。TüV SüD评估能够满足供应商必须就其工具及流程所提供文件的要求。元件供应商的开发工具必须通过依据ISO 26262标準的正式评估之后才能取得车辆**完整性等级(ASIL)。Cadence方案有助于减少供应商的汽车设计专案内评估工具使用案例的耗力，并避免工具资格确认过程耗用过高成本，降低复杂度并节省时间和**。Infineon Technologies AG的微控制器传动系统**总监Joerg Schepers博士说：「Infineon需要经过验证的**合规性

联华电子认证Cadence Virtuoso LDE Analyzer适用于其28HPCU制程

集微网消息，4月15日，中国上海—楷登电子（美国 Cadence 公司，NASDAQ: CDNS）今日宣布Cadence® Virtuoso® 版图依赖效应(Layout-Dependent Effects, LDE) Analyzer 分析方案通过联华电子认证，支援其28纳米HPCU(High Performance Compact，高效能精简型)制程技术。随着全新UMC 28HPCU LDE套件的推出，联华电子的用户能够利用Cadence解决方案来减轻定制化/模拟设计中的LDE，*多可将布局布线后的重复作业减少至一半，并将设计收敛速度加快*多四成。 联华电子负责IP研发及设计支持的**副总经理简山杰表示：“很高兴在我们的28HPCU设计支持组合中加入Cadence Virtuoso LDE Analyzer。晶体管元件的特性会因使用环境、设置和密度而不同，Cadence LDE套件让我们从事28HPCU设计的用户得以将规划与预期结果之间的差距无缝桥接。如此可为用户省下设计流程中的很多环节，帮助他们更快从设计进入制造阶段。”联华电子与Cadence的合作确保Virtuoso LDE

联华电子认证Cadence Virtuoso LDE Analyzer

益华电脑(Cadence Design Systems)宣布Cadence Virtuoso布局依赖效应(Layout-Dependent Effects，LDE)Analyzer分析方案通过联华电子认证，支援其 28奈米HPCU(High Performance Compact，高效能精简型)制程技术。随着全新UMC 28HPCU LDE套件的推出，联华电子顾客能够利用Cadence解决方案来减轻客制/类比设计中的LDE，*多可将布局后重复作业减少至一半，并将设计收敛速度加快*多四成。 联华电子与Cadence的合作确保Virtuoso LDE Analyzer具备以下所有能力，且完全适用于28HPCU参考流程：1.LDE感知模拟：帮助设计人员仅凭部份布局的LDE建立模拟网表，藉此及早侦测LDE影响，无需先使布局通过电路布局验证(LVS)或甚至完全设置。2.LDE电性限制：在无需完成布局或执行模拟时，及早侦测因LDE造成的匹配不当。3.布局LDE分析：标出设计假设与实际布局之间因LDE产生的显着电晶体电气特性差异。4.影响力贡献分布：通报每一LDE对LDE分析中所发现每一违反项目的影

Cadence中国用户大会 CDNLive下周开幕，注册火爆一票难求

2016年8月4日，中国上海—楷登电子（美国 Cadence 公司，NASDAQ： CDNS）宣布将于8月11日（星期四）在上海浦东嘉里大酒店举办一年一度的中国用户大会——CDNLive China 2016！以“联结，分享，启发！”为主题的CDNLive大会将集聚将近800位IC行业从业者，包括IC设计工程师、系统***与业界专家，将分享重要半导体设计领域的解决方案和成功经验，让参与者获得知识、灵感与动力，并为实现高阶半导体芯片、SoC设计和系统挑战提供解决方案。目前CDNLive大会注册名额已爆满，如您未来得及注册，请联络Cadence相关销售人员。详细的会议信息请浏览www.cdnlive.comCDNLive大会是Cadence公司一年一度的全球巡回用户大会。从今年4月由美国硅谷伊始，经德国慕尼黑站、韩国首尔站、日本横滨站和印度班加罗尔站来到中国上海。在上海，我们每年聚集超过800位IC行业设计师、***与业界专家，让参与者获得知识、灵感与动力。本次会议将以“联结，分享，启发！”为主题，邀请半导体和电子信息产业精英，共同探讨电子产业的发展趋势、产业生态环境和成长战略，并分享设计

Cadence加速ARM Cortex-M23及M33处理器的设计实现与签核

商益华电脑 全新Cadence RAK可让客户使用新款Cortex-M23及Cortex-M33 CPU，其RAK特色包括：1.经由提供*佳化功耗、效能与面积(PPA)的全流程数位与签核参考方法体验快速设计实现。这套方法结合Cadence Genus合成解决方案、Innovus设计实现系统、Quantus QRC撷取解决方案、Tempus时序签核解决方案、Modus测试解决方案及多项Conformal产品。2.达成快速与有效的设计收敛: 透过整合式Cadence多模多角(multi-mode, multi-corner) RTL至GDS流程，达成快速执行时间及高效率的设计收敛，包括用于功耗domain-aware 的GigaPlace布局引擎、用于低功耗时脉分配的CCOpt优化引擎以及用于*终签核驱动设计收敛以降低总功耗的Tempus时序签核解决方案。3.设计实现IoT装置: 透过使用IEEE 1801标准规范的完整Cadence低功耗与多元功耗领域流程、多位元元件置入以及在Innovus系统中达成动态及漏电优化的GigaOpt优化器设计IoT装置。ARM CPU事业群行销与策略副总裁

Cadence转亏为盈 市场策略遍地开花

DA大厂Cadence（益华电脑）在2014年的动作依然相当频繁，除了持续采取并购策略，买进许多IP公司或是技术外，与晶圆代工龙头TSMC在先进制程16nm FinFET也取得V1.0 DRM的认证，很明显的，该公司的市场策略延续了去年既定的步调并加以深化。此次旋风来台的Cadence总裁暨CEO陈立武，在接受媒体采访时表示，自他从2009年接掌Cadence兵符，到2014年的现在，历时五年的时间，Cadence已经是从亏损转为获利，营收更是成长了70%。这都必须归功于合作伙伴如TSMC与ARM的大力协助，与客户们的帮忙才有今天的成绩。在IP（矽智财）的表现上，陈立武更谈到，在近期不断采取收购的策略之下，Cadence已经跃升为全球第四大的IP供应商，旗下更有800多名的工程师全力投入IP研发，为的就是除了在设计工具的支援外，在IP整合上也可以满足客户的需求。而目前IP在公司所有的营收比重上达10%左右，很明显的，扩大IP产品线阵容的策略，已经逐渐开始奏效。陈立武表示，Cadence解决方案涵盖从IP、开发工具、PCB（印刷电路板）等，也就是说，Cadence的客户群不光只是有IC设

Cadence推出新一代Tensilica高性能ConnX基带DSP系列

 全球电子设计****企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布该公司新一代Tensilica® ConnX基带数字信号处理器(DSP)IP开始上市。该系列新产品包括ConnX BBE32EP 和 BBE64EP两款产品。ConnX BBE32EP 和 BBE64EP以**化的低功耗进行复杂数字处理，且非常适用于智能手机和平板电脑、高清电视(HDTV)、机顶盒和汽车通信基础设施系统应用。这两款新DSP IP核在LTE、LTE-Advanced、801.11ac、HDTV解调、3G/HSPA+以及WiFi包括MIMO处理等高效处理运算中表现**。ConnX BBE32EP 和 BBE64EP核在降低芯片面积和功耗的同时可显著提高*大频率与演算效能。相较于前代产品，ConnX BBE32EP核可提高25%，ConnX BBE64EP核可提高80%的*大频率。此外，ConnX BBE32EP 和 BBE64EP核通过支持可显著减少对硬件加速器需求的功耗水平，为系统实现提供了****的灵活性。例如，与前几代核相比，ConnX BBE32EP可降低高达33%的功耗，从而使

Cadence授权GCT半导体公司采用TensilicaConnXBBE16DSP

 全球电子设计****企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布GCT半导体公司获授权采用Cadence® Tensilica® ConnX BBE16 数字信号处理 (DSP)核用于其针对移动应用的下一代芯片组。Tensilica DSP核以微小和极低功耗提供高吞吐量的计算能力，再加上其丰富的DSP核路线图可满足未来设备计算的需求。“使用可编程实现4G和多标准基带调制解调器功能可加快上市时间，”GCT半导体公司销售与营销副总裁Alex Sum表示。“我们很高兴与Cadence合作进一步推进我们的LTE芯片组。使用Tensilica ConnX BBE16 DSP核可使芯片制造商开发出满足成本和功耗要求的产品。同时还有助于紧密地集成现有硬件模块和通过软件灵活地调整调制解调器。”Tensilica ConnX BBE16 DSP核是个非常高效的16-MAC(乘法累加)DSP核，可基于OFDM的无线通信调制解调器优化。它完全可用C语言编程，避免其它DSP汇编编码的麻烦，从而使软件开发和维护更容易。

Cadence物理验证系统通过GF 65nm至14nm FinFET制程认证

 重点：· 认证确保**性方面不受影响，并包含用于65纳米至14纳米FinFET制程的物理验证签收的先进技术· 双方共同的客户可通过它与Cadence Virtuoso及Encounter平台的无缝集成进行版图设计和验证版图Cadence设计系统公司今日宣布Cadence® Physical Verification System (PVS)通过了GLOBALFOUNDRIES的认证，可用于65纳米至14纳米FinFET制程技术的定制/模拟、数字和混合信号设计物理签收。该认证明确了Cadence PVS物理验证规则文件，可以用于Cadence Virtuoso® Integrated Physical Verification System、Cadence Encounter® Digital Implementation System及全芯片签收。经过认证的Cadence PVS规则文件，对客户充分利用Cadence模拟和数字流程中在线的物理验证，和完成全芯片物理签收都是非常重要的。客户可以访问GLOBALFOUNDRIES客户门户www.global-foundryview.com

展讯采用Cadence Palladium XP II平台用于SoC芯片验证

Cadence设计系统公司近日宣布，展讯通信有限公司(Spreadtrum Inc.)选择Cadence® Palladium® XP II验证计算平台用于系统芯片(SoC)验证和系统级验证。展讯使用Palladium XP II的目的是为了缩短芯片的研发周期，并进一步提高其移动芯片开发效率。上述芯片主要用于智能手机、功能手机和消费类电子产品。“在竞争异常激烈的移动手持设备市场上，功耗低与上市时间快是至关重要的市场竞争要素，”展讯通信芯片设计副总裁Robin Lu指出，“展讯已经在使用包括Incisive平台在内的Cadence的验证技术。如今，结合使用Palladium XP II的功能，使我们有了一个更有效的工具用以验证我们的低功耗设计、提高整体芯片验证效率进而缩短产品开发周期。”Palladium XP II平台是Cadence系统开发套件的一部分，它可以显著提高软/硬件联合验证的速度。Palladium XP II基于获奖的Palladium XP仿真技术。它*多可以将验证性能提高50%，并将其业界**的容量扩展至23亿门。现在，通过降低功耗并增加容量密度，用户能够在更小的封装

适应复杂信号处理Cadence推全新Tensilica图像视频处理器

重点：· 是以前IVP核性能的4倍· 基于高效处理器的架构· 是相机图像处理、视频后期处理、手势识别、汽车驾驶辅助及计算机视觉应用的理想选择Cadence设计系统公司今天宣布推出Tensilica® Imaging and Video Processor-Enhanced Performance (IVP-EP)处理器，它是IVP产品线中*新一款图像和视频数据处理器。IVP-EP是相机图像处理、视频后期处理、手势识别、汽车驾驶辅助及计算机视觉等应用的理想选择，它基于全新和经过优化的架构，既可以作为独立的可配置核使用，也是一个完备的预构建子系统，可以很容易地集成到片上系统。与其前身相比，IVP-EP处理器给客户提供的性能达到以前的4倍，适用于人脸检测、手势识别、增强现实、视频稳定、高动态范围(HDR)照片、HDR视频、跟踪、数字缩放、汽车车道偏离预警、物体检测以及其他影像视频应用。这样实现了其他通用型CPU或GPU处理器所不能达到的持续的、复杂的视频处理，并且功耗非常低，适用于智能手机、平板电脑及其他移动设备。IVP-EP处理器定于2014年5月上市。“移动图像算法要求极高的性能和功率效

拓宽消费电子IP阵容Cadence收购美商传威高速接口

亮点：· TranSwitch是一家成熟企业，提供已在产品上得到验证的HDMI、DisplayPort、MHL和Ethernet BaseT IP，拥有包括系统与半导体行业**企业在内的广泛的客户群体。· 高速双模HDMI及DisplayPort控制器和PHY增强了Cadence的移动与消费电子产品阵容· 通过验证的10/100Mbps和1Gbps以太网IP，搭配Cadence**业界的Ethernet MAC，形成了业界**消费电子应用的Ethernet BaseT IP解决方案Cadence设计系统公司今天宣布已收购美商传威(TranSwitchCorp.)公司高速接口IP资产,并雇用其经验丰富的IP开发团队，更进一步扩大Cadence快速发展的IP产品阵容。这项交易包括通过芯片验证的控制器，以及符合Ethernet BaseT和HDMI、DisplayPort和MHL等显示器标准的PHY IP。“移动和消费电子市场是当前IP市场的关键推动因素，”Cadence IP集团**副总裁Martin Lund表示，“这项重要IP资产及其开发团队的加入，增强了Cadence在这些细分市场的

微软MicrosoftXboxOne采用CadenceTensilica处理

 全球电子设计****企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布，微软(Microsoft Corporation)Xbox One音频子系统中采用四个Tensilica®处理器，具体请参阅Linley集团微处理器报告标题为“Inside the Xbox One Mega-SoC”的报道(需订阅)。“高品质音频是整体游戏体验中的一个非常重要的元素，”Cadence音频/语音IP营销总监Larry Przywara表示。“微软选用Tensilica HiFi 技术是由于其具有强大的音频编***的生态系统支持，为HiFi移植和优化超过100个软件包。微软公司利用我们的定制技术可快速创建*佳解决方案以满足其高品质的音频要求。”

Rubidium语音处理解决方案现可搭配CadenceTensilicaHiFi音频语音DSP

 全球电子设计****企业Cadence设计系统公司(NASDAQ: CDNS)和低资源占用嵌入式语音用户接口技术开发商Rubidium公司今天宣布，Rubidium的语音处理软件解决方案已被移植到Cadence® Tensilica® HiFi Audio/Voice数字信号处理(DSP)IP产品系列上，并于2014年2月24-27日世界移动通信大会上在第6厅6L36号展位Cadence展台展示。Rubidium公司的这款随时聆听语音触发、文本到语音转换、语音识别和生物测定说话者识别及验证软件套件面向移动、无线、可穿戴、汽车及家用电器领域的嵌入式应用。“为满足客户需求我们将我们的软件移植到Tensilica HiFi Audio/Voice DSP核，得到了出色的低功耗音频平台，”Rubidium创始人兼**执行官Shlomo Peller表示，“该解决方案使客户有机会将语音用户接口和**性嵌入他们*新的移动设备中，并能保持较低功耗，不超他们紧张的功耗预算。”“将Rubidium公司加入我们超过55家的HiFi合作伙伴群后，我们能为客户提供更多成熟的语音处理软件选择，”Cadence

Cadence和Sensory将移动设备语音激活功耗降至17微瓦以下

 Cadence设计系统公司和Sensory今天宣布，他们进一步降低其行业**的超低功率基于DSP语音激活解决方案的功耗，这是对其它终开启功能(例如传感器融合环境感知和脸部激活)的理想补充。 Cadence® Tensilica® HiFi Mini音频/语音DSP IP采用Sensory TrulyHandsfree™ 解决方案，在28纳米低功率流程中使用时消耗的功率低于17微瓦，与早期版本相比，功耗降低33%，从而成为理想的offload解决方案，用于应用程序处理器，适合需要始终开启功能的智能手机、平板电脑、个人电脑、电视机、机顶盒和其他设备与应用程序。“越来越多的公司正在其设备上部署始终开启语音激活技术，以便提供简单、更自然的免提用户界面，”Cadence音频/语音IP营销总监Larry Przywara指出。 “通过再次将功耗降低33%，我们持续扩展在超低功耗领域的技术**地位，使Sensory TrulyHandsfree技术的HiFi Mini成为主流解决方案。”“Sensory TrulyHandsfree解决方案提供现实条件下世界上*高的精度，适用于始终倾听唤醒触发和指

奥地利微电子计划于2014年为模拟晶圆代工客户提供多项目晶圆制造服务

奥地利微电子公司晶圆代工业务部今日宣布将于2014年向用户推出快速、低成本的IC原型设计服务，该项目被称为多项目晶圆（MPW）。多项目原型设计将不同客户的多种设计需求融入单片晶圆设计中，由于晶圆的制造费用由众多客户均摊，因此该项服务将帮助晶圆代工客户有效降低生产成本。奥地利微电子****的MPW服务提供0.18µm和0.35µm专业晶圆生产制程。为了提供给客户**的模拟半导体工艺技术以及生产服务，奥地利微电子提供四种0.18um CMOS (C18)多项目晶圆制程，同时提供四种**的0.18um高压CMOS (H18) 多项目晶圆制程。H18工艺技术基于IBM业界公认的0.18μm CMOS工艺CMOS7RF，是业界**可实现射频（RF）集成和高密度片上系统芯片的制程，非常适合应用于汽车、工业及医疗领域的智能传感器、传感器接口设备、智能仪表、工业和建筑控制器以及LED光控装置。奥地利微电子预计2014年将提供14批次与台积电的0.35µm CMOS生产制程兼容的多项目晶圆制造服务，包括20V CMOS制程，非常适合电源管理产品以及显示驱动器类应用；针对汽车和工业应用优化的50V CMO

Cadence宣布推出InterconnectWorkbench用于进行

 亮点：· Cadence Interconnect Workbench优化整合了ARM® CoreLink™ 、CCI-400™、NIC-400™、NIC-301™及ADB-400™系统知识产权(IP)的片上系统的性能。· 使设计团队能快速生成性能分析测试台，这些测试台之前用手工需要数周时间才能建立。Cadence设计系统公司今天宣布推出Cadence® Interconnect Workbench。Interconnect Workbench是一种软件解决方案，在整个片上系统设计过程对互连进行周期**的性能分析，能在关键流量状况下快速识别出设计问题，并帮助用户改进器件性能、加快产品上市。Interconnect Workbench搭配Cadence Interconnect Validator，组成了一套完整的功能验证与性能检验解决方案。Interconnect Workbench可自动生成整合了Interconnect Validator及一整套AMBA验证IP的性能测试台，以前需要数周时间才能建立的测试环境，现在需要的时间和工作量可以大幅减少。为加强设计的性能，Intercon

Cadence董事会主席：半导体行业变革关注点将向下

在全球半导体行业处在挑战期，无论是设计和制造技术工艺，还是应用市场需求都面临巨大变革。Cadence公司作为全球主要的IC设计工具提供商以及新起的IP提供商，对未来产业技术走向，有着重要影响。为此，记者借Cadence在北京召开董事会之机，采访了其董事会主要成员。系统的重要不断提升如果回顾过去二三十年半导体行业的发展，以前的增长速度是非常强劲的，年增长率高达17%。现在增长率已经回落到个位数，从今年的情况来看，全球半导体行业的增长虽然没有预期中的那么快，但仍在增长，这说明了整个行业正在不断转型。从技术演进上看，当芯片规模降到20纳米以下，就为很多设计带来一些挑战。我们发现半导体行业经历的这种低谷和挑战是每十年出现一次。以前对于整个半导体行业，随着行业的兴盛和发展，出货量增长的时候，成本每片会降低30%左右，现在进入20纳米以下时代，成本效益比发生了变化。设计的复杂性越来越多，下一代的节点，包括**节点的设计技术，面临着越来越大的挑战。在应用市场上也存在诸多挑战，整个“3C”对半导体行业的影响是*大的。“3C”分别是通讯、智能机行业和消费电子。这三个C都发生了一定变化，我们需要适应它们。

Cadence推出VoltusIC电源完整性解决方案提供性

亮点：· 新的电源完整性分析引擎具有大规模的并行执行能力，可达10倍的更快性能· 新层次化体系架构支持高达10亿实例的非常大的设计· 在整个设计流程中与关键的Cadence工具紧密结合，包括业界*快速的时序签收解决方案Cadence Tempus(Cadence Tempus Timing Signoff Solution)· Voltus技术已经通过台积电对16纳米FinFET工艺的IR压降分析和精度以及电迁移规则方面的验证为解决电子开发人员所面临的重要的功耗挑战，Cadence设计系统公司今天推出Voltus™ IC电源完整性解决方案(Voltus™ IC Power Integrity Solution)，提供**性能的电源分析以满足下一代芯片设计的需要。Voltus™ IC电源完整性解决方案利用独特的新技术并结合Cadence® IC、Package、PCB和系统工具使设计��队在整个产品开发周期更好地管理芯片设计的电源问题，以取得更快的设计收敛。飞思卡尔半导体(Freescale Semiconductor)**技术官Ken Hansen表示：“我们在早期就与Cadence合作

智原科技采用Cadence数字实现与验证解决方案，提升*大型SoC设计的性能

Cadence设计系统公司日前宣布，位于台湾新竹的智原科技 (Faraday Technology Corp.) 通过采用Cadence®完整的工具流程，已成功完成该公司*大型的SoC (系统单芯片) 项目开发，该项目是用于4G基站的3亿门芯片设计。通过在其分层式 (hierarchical) 设计流程中部署Cadence Encounter® 数字设计工具，智原科技的设计团队在短短的七个月内，就完成了这个复杂SoC从输入数据到流片的工作。通过采用Encounter®数字实现 (EDI) 系统，智原科技成功使这颗SoC设计每次执行原型设计的时间从两周缩短到三至五天，包括GigaOpt多线程优化与先进分析、适合Encounter Conformal® Equivalence Checker (EC) 的分层式EC比较方法、用于RC提取和时序分析的整合式签收工具。此外，智原科技还采用了Cadence的其它产品，包括Incisive® Enterprise Simulator、验证IP、Encounter Power System、Allegro Package Designer，以及All

高速面阵CCDKAI-01050功率驱动电路的设计方案

硬件仿真器成IC设计新宠

硬件仿真器成IC设计新宠三大EDA公司竞逐

Cadence宣布推出InterconnectWorkbench用于进行基于ARM片上系统的性能分析与验证

Cadence设计系统公司今天宣布推出Cadence® Interconnect Workbench。Interconnect Workbench是一种软件解决方案，在整个片上系统设计过程对互连进行周期**的性能分析，能在关键流量状况下快速识别出设计问题，并帮助用户改进器件性能、加快产品上市。Interconnect Workbench搭配Cadence Interconnect Validator，组成了一套完整的功能验证与性能检验解决方案。Interconnect Workbench可自动生成整合了Interconnect Validator及一整套AMBA验证IP的性能测试台，以前需要数周时间才能建立的测试环境，现在需要的时间和工作量可以大幅减少。为加强设计的性能，Interconnect Workbench允许用户在一个屏幕上并排比较可能的体系结构。“确保片上互连能**地工作，是对今天复杂片上系统的基本要求，系统设计师需要Interconnect Workbench所提供的周期**的分析，来做出权衡并改进他们的设计。”ARM处理器事业部系统IP产品总监Andy Nighting

硬件仿真器成IC设计新宠三大EDA巨头竞争激烈

随着芯片复杂度的提高，验证测试变得越来越重要，对芯片*显著的改进不仅在设计流程中产生，也在芯片调试和验证流程中反复进行着。因此，为帮助IC设计企业缩短验证时间、加快产品上市，大型EDA工具提供商均致力于加强硬件仿真工具的开发与相关市场的经营。Cadence于日前推出其新一代验证计算平台PalladiumXPII，容量扩展至23亿门。Synopsys公司则在2012年收购了仿真工具供应商EVE，强化了其硬件辅助验证产品线。Mentor亦于2012年推出高速多功能硬件加速仿真器Veloce。全球三大EDA公司均已涉足硬件仿真器市场，并进行激烈竞争。验证测试面临挑战现代大规模集成电路设计密度越来越高，更加快速、有效地进行设计验证成为极大的考验。对于设计工程师而言，有关芯片功能和性能方面的综合数据是关键信息。他们通常会根据设计规范预先假设出芯片各项性能的大致参数范围，提交给验证测试人员，通过验证测试分析后，得出比较真实的性能参数范围或者特定值;设计工程师再根据这些值进行分析并调整设计，使芯片的性能参数达到符合设计规范的范围。为了保证*终得到的芯片设计符合设计要求，IC设计公司不得不在验证阶段投

代工业如日中天与Fabless比翼双飞

全球半导体产业链在上个世纪80年代初开始分化，首先是IC设计业从IDM(整合元件制造商)中分离。导致IC设计业分离有两个原因：一个是计算机辅助设计(CAD)逐渐成熟，另一个是IC设计的附加值已经大于芯片制造所创造的价值。从1981年起，专门提供EDA工具的厂商，如Mentor、Cadence等成立，1983年Altera等一批fabless(无芯片生产能力的芯片设计公司)应运而生。其次是代工业的崛起。1984年台湾联电成立，1987年台积电成立。在之后的很长一段时间，代工模式并未得到全球其他厂商的青睐，尤其是美、日厂商。近来，全球代工高潮迭起，诞生了格罗方德，它兼并了新加坡的特许公司，三星、英特尔等公司也涉及代工领域。代工的价值与地位2017年全球IC销售额预计为3590亿美元，代工*终市场价值比例会略高于45%，是2007年的两倍多。代工服务通常分为芯片制造与封装及测试两类，俗称前道及后道的代工服务。由于代工仅提供服务，而不直接负责销售，所以它对于产业的贡献，或者它*终的市场价值要乘以一个系数来体现。以前的估算是假设代工的产值为1，通过封装与测试之后的附加值也估算为1，之后在销售环节

Cadence推支持DolbyDigitalPluswithDS1的可授权音频DSP IP

Cadence设计系统公司近日宣布其Tensilica® HiFi Audio/Voice DSP成为 Dolby® DS1 for Dolby Digital Plus™ 音频流提供认证***的首款知识产权(IP)内核。这款***现在已经可以获取，它瞄准手机、平板电脑等移动设备、以及任何带有小扬声器的娱乐资讯系统，如超薄平板电视等设备上面的音频应用。Dolby DS1 for Digital Plus经过优化，实现无失真的音频/语音增强，并能对模糊的对话、极端音量变化以及大多数移动设备上的小扬声器和低功耗放大器所固有的缺陷进行补偿，从而为移动设备用户提供如家庭影院般的音质。“全世界的设备制造商都试图在移动娱乐领域差异化并满足客户需求，”杜比电子媒体**副总裁John Couling表示。“Tensilica HiFi Audio/Voice DSP是一个成熟平台，结合杜比技术可为用户带来当今*为出色的音频体验。”“更好的音视频用户体验能鼓励消费者作出购买移动设备的决定，因此设计手机、平板电脑以及任何小扬声器娱乐资讯系统的OEM企业都对Dolby DS1另眼相看，”Cadence主管I

Cadence推出支持DolbyDigitalPluswithDS1的可

 Cadence设计系统公司今天宣布其Tensilica? HiFi Audio/Voice DSP成为 Dolby? DS1 for Dolby Digital Plus? 音频流提供认证***的首款知识产权(IP)内核。这款***现在已经可以获取，它瞄准手机、平板电脑等移动设备、以及任何带有小扬声器的娱乐资讯系统，如超薄平板电视等设备上面的音频应用。Dolby DS1 for Digital Plus经过优化，实现无失真的音频/语音增强，并能对模糊的对话、极端音量变化以及大多数移动设备上的小扬声器和低功耗放大器所固有的缺陷进行补偿，从而为移动设备用户提供如家庭影院般的音质。“全世界的设备制造商都试图在移动娱乐领域差异化并满足客户需求，”杜比电子媒体**副总裁John Couling表示。“Tensilica HiFi Audio/Voice DSP是一个成熟平台，结合杜比技术可为用户带来当今*为出色的音频体验。”“更好的音视频用户体验能鼓励消费者作出购买移动设备的决定，因此设计手机、平板电脑以及任何小扬声器娱乐资讯系统的OEM企业都对Dolby DS1另眼相看，”Cadence主管

Cadence推出业界首款支持DolbyDigitalPluswithDS1的可授权音频DSPIP

Cadence设计系统公司日前宣布其Tensilica® HiFi Audio/Voice DSP成为 Dolby® DS1 for Dolby Digital Plus™ 音频流提供认证***的首款知识产权（IP）内核。这款***现在已经可以获取，它瞄准手机、平板电脑等移动设备、以及任何带有小扬声器的娱乐资讯系统，如超薄平板电视等设备上面的音频应用。Dolby DS1 for Digital Plus经过优化，实现无失真的音频/语音增强，并能对模糊的对话、极端音量变化以及大多数移动设备上的小扬声器和低功耗放大器所固有的缺陷进行补偿，从而为移动设备用户提供如家庭影院般的音质。“全世界的设备制造商都试图在移动娱乐领域差异化并满足客户需求，”杜比电子媒体**副总裁John Couling表示。“Tensilica HiFi Audio/Voice DSP是一个成熟平台，结合杜比技术可为用户带来当今*为出色的音频体验。”“更好的音视频用户体验能鼓励消费者作出购买移动设备的决定，因此设计手机、平板电脑以及任何小扬声器娱乐资讯系统的OEM企业都对Dolby DS1另眼相看，”Cadence主管I

威盛科技获授权使用CadenceTensilicaHiFi音频/语

Cadence设计系统公司近日宣布台湾威盛科技(VIA Technologies)已选择Cadence® Tensilica® HiFi Audio/Voice DSP(高保真音频/语音数字信号处理器)用于机顶盒、平板电脑和移动设备的系统芯片(SOC)设计。“我们需要的是非常低功耗的音频DSP(数字信号处理器)，同时也要有丰富的编解码软件包支持，所以我们选择了Cadence Tensilica HiFi/Voice Audio DSP，”威盛科技工程副总栽Michael Shiuan表示。“这种低功率的DSP很适合我们先进的SOC架构和产品线。正是由于有了完整的稳定的编解码软件包的支持，我们的设计时间才会减至*低。”Cadence Tensilica HiFi音频/语音数字信号处理器是**的可授权的音频DSP IP核，已有超过50个客户获得授权，包括排名前10位的许多半导体制造商和**系统的原始设备制造商(OEM)。HiFi音频/语音数字DSP能够以很低的功耗非常有效地支持超过100多种音频和语音编解码软件包。