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CADENCE
16 2013年09月27日 星期五Cadence推出全新FastSPICE仿真器SpectreXPS
华强电子网 (0)Cadence今天宣布推出Spectre® XPS (eXtensive Partitioning Simulator)。它是一款高性能FastSPICE仿真器，可实现对大型、复杂芯片设计的更快速、更**的仿真。这款全新仿真器提供了突破性的分区技术，与竞争产品相比速度可高出10倍，将仿真时间从数周缩短至几天。Spectre XPS具有特有的功能，使设计师可以**测量时序，同时将电压降的影响包含在内，使其成为先进节点、低功耗移动设计的理想选择，因为这些设计中高性能、**性及更大的版图后仿真验证容量都是必不可少的。Spectre XPS基于**的Cadence® Spectre仿真平台，这样可以很容易地重复利用模型、激励、分析和整套方法学，从而降低支持成本，缩短产品上市时间。统一的Spectre仿真平台囊括SPICE、**SPICE、RF和FastSPICE技术，容易实现分析和流程间的转换；Spectre XPS集成到Virtuoso® Analog Design Environment中可进行混合信号设计，集成到Liberate MX内存特性参数提取工具中可进行SRAM内存特性参数提取。
Cadence提供业界首款HDMI2.0验证IP
21IC电子网 (0)Cadence设计系统公司近日宣布可提供业界首款支持全新HDMI 2.0规范的验证IP(VIP)。这款VIP使设计师们可以快速彻底地验证其片上系统(SoC)是否符合HDMI 2.0规范，从而加速批量生产的准备时间。这款用于HDMI 2.0的Cadence VIP支持各种主流逻辑模拟器、验证语言及包括UVM(Universal Verification Methodology)在内的方法学。“Cadence提供的这款HDMI 2.0验证IP可以让很小的验证团队在非常紧迫的日程限制下交付可靠的成果，节省了开发验证解决方案所需要的精力，让我们的工程师们得以专注于其他对项目完成非常重要的任务，”意法半导体显示产品部验证经理Larry Porter表示，“这样，我们就能创造出客户所期待的那种高品质且可靠的设计。”“HDMI 2.0规范的推出，是HDMI论坛的一个重要里程碑，”HDMI论坛主席、来自索尼公司的Robert Blanchard表示。“我们的会员企业紧密协作，拓展了消费电子应用的音视频功能，将已经非常成功的HDMI规范提升至新的水平。”“HDMI 2.0承诺给眼光已经非常挑剔的视频观众
二代提速硬件仿真关注功耗/速度优势IP公司
华强电子网 (0)Cadence CDNLive上海站，厂商聊的*多的，大家*想了解的，自然是刚刚在北京**的Palladium XP II验证平台和系统开发增强套件。作为Palladium XP仿真系统的更新产品，二代产品*多可以将验证性能再提高50%，更将其业界**的容量扩展至23亿门。而Cadence也是**在美国以外推出新品发布，其中包含的种种深意，也是值得好好探究一番……硬件仿真平台发展的深意随着芯片设计的复杂度越来越高，验证工程师已经不能高效地使用传统RTL模拟器进行SoC级或系统级模拟;规模大于1600万门设计的运行时性能不能线性扩展。同时，确认SoC的系统级复杂性要求验证工程师利用系统激励、嵌入式软件来协助验证系统级背景下SoC的性能和行为。为了克服这些困难，越来越多的验证工程师开始使用像Palladium XP/XP II这样的硬件辅助验证平台来提高他们的验证效率和产品质量。SoC成本越来越高，验证速度和成本如何平衡?Cadence公司全球销售兼系统与验证部门**副总裁黄小立先生在谈到产品验证速度和成本时，作了一个很形象的比较。验证环节如果不用新型工具，就只能采取人海战术，需要投入几百
Lantiq与慕尼黑工业大学携手推进其**行业博士项目
华强电子网 (0)Lantiq亚太分部与慕尼黑工业大学（TUM）亚洲分校携手推进双方在行业理学博士项目（IPP） 下的**个项目。IPP是由新加坡经济发展局(EDB)与新加坡教育部(MOE)联合倡议发起，并与新加坡本地大学及位于新加坡的外国大学合作实施。此项合作对于TUM与Lantiq皆属**，为此在TUM亚洲分校的校园内举行了庆祝本项目启动的活动。包括Lantiq**执行官Dan Artusi先生，Lantiq亚太区董事总经理Ulf Schneider先生，TUM亚洲分校董事总经理Markus Wächter博士等出席了这一重要里程碑式的活动。自2011年推出以来，EDB一直在推动该项目，以建立一个研究生人力资源库，学生们将具备适用于其所在行业不同角色的关键研发技能。为了发挥该项目在培养与开发高技能称职人员方面的潜力，Lantiq也从一名PhD学生开始率先启动了该项目，就职于Lantiq亚太分部的Shiva Shankar Subramanian先生因其在工作中的出色表现而被IPP项目录取。这只是一项成功合作的开始，Lantiq和TUM亚洲分校双方正计划在今后的3年里开展更多这样的合作。Shiva在T
半导体代工领域竞争加剧推动制程工艺快速发展
互联网 (0)全球半导体产业链在上个世纪80年代初开始分化，首先是IC设计业从IDM(整合元件制造商)中分离。导致IC设计业分离有两个原因：一个是计算机辅助设计(CAD)逐渐成熟，另一个是IC设计的附加值已经大于芯片制造所创造的价值。从1981年起，专门提供EDA工具的厂商，如Mentor、Cadence等成立，1983年Altera等一批fabless(无芯片生产能力的芯片设计公司)应运而生。其次是代工业的崛起。1984年台湾联电成立，1987年台积电成立。在之后的很长一段时间，代工模式并未得到全球其他厂商的青睐，尤其是美、日厂商。近来，全球代工高潮迭起，诞生了格罗方德，它兼并了新加坡的特许公司，三星、英特尔等公司也涉及代工领域。代工的价值与地位2017年全球IC销售额预计为3590亿美元，代工*终市场价值比例会略高于45%，是2007年的两倍多。代工服务通常分为芯片制造与封装及测试两类，俗称前道及后道的代工服务。由于代工仅提供服务，而不直接负责销售，所以它对于产业的贡献，或者它*终的市场价值要乘以一个系数来体现。以前的估算是假设代工的产值为1，通过封装与测试之后的附加值也估算为1，之后在销售环节
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CADENCE
17 2013年09月26日 星期四Dialog半导体获Cadence业界**的TENSILICAHiFiAudio/VoiceDSPIP授权
华强电子网 (0)高度集成的电源管理、音频、模数转换及短距离无线技术供应商Dialog半导体公司今天宣布，它已从电子设计****企业Cadence设计系统公司获得Tensilica® HiFi Audio/Voice DSP IP的授权。Dialog将开始使用该IP，为其连接产品开发下一代音频解决方案。Cadence® Tensilica HiFi Audio/Voice DSP是业界使用*广泛的可授权音频/语音DSP产品系列，支持超过100套成熟的音频/语音软件包。为了提升用户的音频体验，这些软件包都做了特别的优化。“音质、性能和低功耗架构是我们从主要客户那里取得声誉和成功的关键因素，”Dialog半导体公司发展与战略副总裁Mark Tyndall表示。“Cadence Tensilica HiFi Audio/Voice DSP在这几方面均很出色，并且拥有广泛的软件合作伙伴体系，这对我们所面对的连接和便携设备市场来说非常重要。”“通过选择我们的HiFi audio/voice DSP IP核，Dialog在智能手机和平板电脑等下一代无线连接及其它便携设备方面能延续向其客户提供**品质IC的传统，”C
TSMC和Cadence合作开发3D-IC参考流程以实现真正的3D堆叠
华强电子网 (0)Cadence设计系统公司今天宣布，台积电与Cadence合作开发出了3D-IC参考流程，该流程带有**的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠，在逻辑搭载存储器设计上进行了验证 ，可实现多块模的整合。它将台积电的3D堆叠技术和Cadence®3D-IC解决方案相结合，包括了集成的设计工具、灵活的实现平台，以及*终的时序物理签收和电流/热分析。相对于纯粹在工艺节点上的进步，3D-IC技术让企业在寻求更高性能和更低功耗的道路上，有了更多的选择。3D-IC给开发当今复杂设计的工程师们提供了几项关键优势，帮他们实现更高的性能、更低的功耗以及更小的尺寸。今天宣布的内容，是两位3D- IC技术**者一年前宣布的台积电CoWoS™参考流程的延续。“我们与Cadence紧密协作以实现真正3D芯片开发，”台积电设计架构营销部**总监Suk Lee表示。“通过这一全新的参考流程，我们的共同客户可以充满信心地向前推进3D-IC的开发，因为他们知道其Cadence工具流程已通过3D-IC测试工具在硅片上进行过验证。”“3D-IC是进行产品整合的全新方法。它赋予摩尔定律新的维度，需要深度合
真正3D堆叠台积电与Cadence合作开发出3D-IC参考流程
21IC电子网 (0)Cadence设计系统公司近日宣布，台积电与Cadence合作开发出了3D-IC参考流程，该流程带有**的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠，在逻辑搭载存储器设计上进行了验证 ，可实现多块模的整合。它将台积电的3D堆叠技术和Cadence®3D-IC解决方案相结合，包括了集成的设计工具、灵活的实现平台，以及*终的时序物理签收和电流/热分析。相对于纯粹在工艺节点上的进步，3D-IC技术让企业在寻求更高性能和更低功耗的道路上，有了更多的选择。3D-IC给开发当今复杂设计的工程师们提供了几项关键优势，帮他们实现更高的性能、更低的功耗以及更小的尺寸。今天宣布的内容，是两位3D- IC技术**者一年前宣布的台积电CoWoS™参考流程的延续。“我们与Cadence紧密协作以实现真正3D芯片开发，”台积电设计架构营销部**总监Suk Lee表示。“通过这一全新的参考流程，我们的共同客户可以充满信心地向前推进3D-IC的开发，因为他们知道其Cadence工具流程已通过3D-IC测试工具在硅片上进行过验证。”“3D-IC是进行产品整合的全新方法。它赋予摩尔定律新的维度，需要深度合
Cadence宣布提供业界首款HDMI2.0验证IP
21ic (0)Cadence设计系统公司今天宣布可提供业界首款支持全新HDMI 2.0规范的验证IP(VIP)。这款VIP使设计师们可以快速彻底地验证其片上系统(SoC)是否符合HDMI 2.0规范，从而加速批量生产的准备时间。这款用于HDMI 2.0的Cadence VIP支持各种主流逻辑模拟器、验证语言及包括UVM(Universal Verification Methodology)在内的方法学。“Cadence提供的这款HDMI 2.0验证IP可以让很小的验证团队在非常紧迫的日程限制下交付可靠的成果，节省了开发验证解决方案所需要的精力，让我们的工程师们得以专注于其他对项目完成非常重要的任务，”意法半导体显示产品部验证经理Larry Porter表示，“这样，我们就能创造出客户所期待的那种高品质且可靠的设计。”“HDMI 2.0规范的推出，是HDMI论坛的一个重要里程碑，”HDMI论坛主席、来自索尼公司的Robert Blanchard表示。“我们的会员企业紧密协作，拓展了消费电子应用的音视频功能，将已经非常成功的HDMI规范提升至新的水平。”“HDMI 2.0承诺给眼光已经非常挑剔的视频观众
Dialog获CadenceTENSILICAHiFiAudio/VoiceDSPIP授权
华强电子网 (0)高度集成的电源管理、音频、模数转换及短距离无线技术供应商Dialog半导体公司今天宣布，它已从电子设计****企业Cadence设计系统公司(纳斯达克证券交易所代码: CDNS)获得Tensilica® HiFi Audio/Voice DSP IP的授权。Dialog将开始使用该IP，为其连接产品开发下一代音频解决方案。Cadence® Tensilica HiFi Audio/Voice DSP是业界使用*广泛的可授权音频/语音DSP产品系列，支持超过100套成熟的音频/语音软件包。为了提升用户的音频体验，这些软件包都做了特别的优化。“音质、性能和低功耗架构是我们从主要客户那里取得声誉和成功的关键因素，”Dialog半导体公司发展与战略副总裁Mark Tyndall表示。“Cadence Tensilica HiFi Audio/Voice DSP在这几方面均很出色，并且拥有广泛的软件合作伙伴体系，这对我们所面对的连接和便携设备市场来说非常重要。”“通过选择我们的HiFi audio/voice DSP IP核，Dialog在智能手机和平板电脑等下一代无线连接及其它便携设备方面能延
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18 2013年09月12日 星期四Xilinx与生态伙伴启动AllProgrammable抽象化计划助力更多设计人员并将生产力提升高达15倍
华强电子网 (0)All Programmable FPGA、SoC和3D IC的全球**供应商赛灵思公司今天宣布启动All Programmable抽象化计划，帮助硬件设计人员提高生产力并力助系统及软件开发人员直接利用All Programmable FPGA、SoC和3D IC。赛灵思及其生态系统联盟成员，包括MathWorks公司、美国国家仪器公司（NI）现在即可支持一个软件、模型、平台和基于IP设计环境的整合。上述这些环境不仅支持C、C++、SystemC等**图形化和文本化编程语言，而且很快即将支持OpenCL™语言(Open Computing Language，开放计算语言 )，利用**自动化技术可将这些语言转化为优化的实现方案。实践证明,上述这些软件及系统级抽象化补足了以硬件为中心的IP集成和C语言设计抽象化，与采用传统RTL流程相比可将复杂FPGA和SoC的开发速度提升高达15倍。 赛灵思公司设计方法市场**总监Tom Feist指出：“通过扩展设计人员能选择的抽象化数量和类型，我们不仅能提高现有硬件客户的生产力，更能帮助大量系统和软件工程师直接运用All Progr
TSMC和Cadence合作开发3D-IC参考流程以实现3D堆叠
21ic (0)Cadence设计系统公司日前宣布，台积电与Cadence合作开发出了3D-IC参考流程，该流程带有**的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠，在逻辑搭载存储器设计上进行了验证 ，可实现多块模的整合。它将台积电的3D堆叠技术和Cadence®3D-IC解决方案相结合，包括了集成的设计工具、灵活的实现平台，以及*终的时序物理签收和电流/热分析。相对于纯粹在工艺节点上的进步，3D-IC技术让企业在寻求更高性能和更低功耗的道路上，有了更多的选择。3D-IC给开发当今复杂设计的工程师们提供了几项关键优势，帮他们实现更高的性能、更低的功耗以及更小的尺寸。今天宣布的内容，是两位3D- IC技术**者一年前宣布的台积电CoWoS™参考流程的延续。“我们与Cadence紧密协作以实现真正3D芯片开发，”台积电设计架构营销部**总监Suk Lee表示。“通过这一全新的参考流程，我们的共同客户可以充满信心地向前推进3D-IC的开发，因为他们知道其Cadence工具流程已通过3D-IC测试工具在硅片上进行过验证。”“3D-IC是进行产品整合的全新方法。它赋予摩尔定律新的维度，需要深度合
他们助中国IC业腾飞受到中国工程师认可
互联网 (0)中国IC设计业近二十来年的腾飞，与生态链上的一群老大哥们不可分，他们就是全球知名的几大EDA工具厂商，是他们帮助中国IC设计业不断进步，并在设计上几乎走到世界一线队伍，而他们也不断针对中国市场的需求进行改进与提升服务，可以说他们是一群对中国IC设计业*为了解的国际厂商。此次“2013中国IC设计公司成就奖”，工程师也将*受认可的EDA工具供应商和服务中国IC产业特别奖分别颁给了新思科技、Cadence和Mentor Graphics。会上，本刊采访了这几家公司的中国区老大们，看看他们是如何评价中国公司面临的挑战，并将会如何来进一步帮助中国IC设计公司的。首先，我们认为中国IC业面临着巨大的机遇，生活在一个非常好的时代。这里，一是全球范围内的机会，移动时代与智能时代的到来，再加上物联网会成为后面一个巨大的推力，这些都为中国IC产业带来巨大机遇。特别在中国市场来说，中国又是全球*大的消费电子芯片的消耗大国，而这其中超过80%来自于进口，这对国内公司来说就是机遇。但另一方面，中国IC公司确实也面临相当大的挑战，IC公司在中国市场的竞争已变成面向全球巨头的竞争，比如中国的展讯、RDA等就是直接
Cadence混合信号低功耗设计流程帮助SiliconLabs将新MCU功耗缩减一半
华强电子网 (0)全球电子设计****企业Cadence设计系统公司今天宣布，Silicon Labs采用完整的Cadence® 混合信号低功耗设计流程，使其*新款节能型基于ARM® 微控制器单元（MCU）的功耗大幅降低了50%。Silicon Labs表示，搭载了ARM Cortex®-M4��心的新款EFM32 Wonder Gecko，比竞争对手MCU要少消耗50%的功耗，即使运行在更高的温度，也能延长电池使用时间。这款微控制器瞄准对功耗敏感的应用场合，例如智能能源和自动化领域，无论在活动还是在睡眠模式下均可实现低功耗运行。这款MCU由Energy Micro开发，而Energy Micro*近被Silicon Labs收购。从2007年建立之日起，Energy Micro已使用Cadence混合信号低功耗流程，开发了大约250款基于ARM的EFM32 Gecko MCU产品。Cadence集成混合信号低功耗流程包含了Virtuoso®、Incisive®、Encounter®和Allegro®平台。“我们*开始的目标是制造世界上*节能的微处理器。为此，我们依赖于高度集成的Cadence流程，”Si
SiliconLabs采用Cadence混合信号低功耗设计流程
21ic (0)Cadence设计系统公司日前宣布，Silicon Labs采用完整的Cadence® 混合信号低功耗设计流程，使其*新款节能型基于ARM® 微控制器单元(MCU)的功耗大幅降低了50%。Silicon Labs表示，搭载了ARM Cortex®-M4核心的新款EFM32 Wonder Gecko，比竞争对手MCU要少消耗50%的功耗，即使运行在更高的温度，也能延长电池使用时间。这款微控制器瞄准对功耗敏感的应用场合，例如智能能源和自动化领域，无论在活动还是在睡眠模式下均可实现低功耗运行。这款MCU由Energy Micro开发，而Energy Micro*近被Silicon Labs收购。从2007年建立之日起，Energy Micro已使用Cadence混合信号低功耗流程，开发了大约250款基于ARM的EFM32 Gecko MCU产品。Cadence集成混合信号低功耗流程包含了Virtuoso®、Incisive®、Encounter®和Allegro®平台。“我们*开始的目标是制造世界上*节能的微处理器。为此，我们依赖于高度集成的Cadence流程，”Silicon Labs微控
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