莫大康编译

新的沟道材料替代硅将从什么时间开始？目前尚难回答，但是有些事肯定会发生。

芯片制造商正在由平面型晶体管向3D的finFET工艺转移，英特尔早在2011年的22nm时就已经向finFET过渡，如今已是**代finFET14nm，而其它代工企业也已分别进入16/14nm finFET制程的战斗。

未来下一代工艺制程是什么？非常可能是趋向于10nm及7nm的finFET结构，但是由于硅材料自身可能提升的功能受限，为了制造更快的芯片，可能要解决finFET工艺制造中的核心部分，即沟道材料。

沟道材料面临新挑战

由于材料性质的不同，锗和III-V族元素如何从工艺上与硅材料兼容成为一大挑战。

实际上芯片制造商目前正修订他们的沟道材料计划，但是面临许多挑战。

*初芯片制造商关注两类材料，包括锗及III-V族化合物，将其作为7nm时的沟道材料。锗及III-V族元素由于它们的电子迁移率高，可以加快在沟道中的移动速度，用来提高器件的频率。但是由于材料性质的不同，锗和III-V族元素如何从工艺上与硅材料兼容成为一大挑战。

为此，全球半导体业正在寻求解决方案，包括对于PFET中的锗硅及NFET中的应变硅材料的解决方案。目前产业界正在努力，锗及III-V族元素都在研发之中。

时至今日，芯片制造商一直面临十分困难的决定。

首先是什么时间向新的沟道材料过渡。目前看*可能是7nm，也可能先在10nm时作个探索。

其次是作为芯片制造商必须要具备与硅材料兼容的工艺。

*后是要在五类不同候选材料中进行选择，包括外延、选择性外延、硅片粘合、冷凝、融熔与再生长。

未来*可能的候选者是空白外延（Blank）及选择性外延。因为传统的外延设备可用来生长单晶薄膜。ASM 国际的技术主管Ivo Raaijmakers认为，两种方法都可以，但是究竟那种好尚难定论。

Lam Research的院士Reza Arghavani认为，外延是一种缓慢生长及其复杂的工艺过程，正在推动产业寻找替代的方法。有些方法可能成本太高，目前尚在研发之中。

跳进沟道之中

芯片制造商在10nm或者7nm工艺制程时，沟道材料必须要作改变。

一段时间以来，沟道材料是个热门的话题。沟道是一个连接MOS器件源与漏之间的一个导电区域。当一个MOSFET晶体管在导通时栅电容器加在沟道上的电压会产生一个反型层，使少数载流子在源与漏之间很快通过。反之则晶体管关闭。

沟道材料发生大的改变是在90纳米工艺，那时全球产业界开始引入应变硅材料。芯片制造商采用外延工艺在PMOS晶体管形成中集成了SiGe的应变硅，或者称让晶格结构发生畸变。这样可以通过增加空穴的迁移率来增大驱动电流。

芯片制造商同样可以采用外延工艺在20纳米的NMOS中集成应变硅工程，以此来增加驱动电流。

格罗方德的先进工艺结构院士Strinivas Banna认为，到今天为止，挑战已十分清楚，在硅材料中采用应变硅工艺已经受到限制。尤其在PMOS中应变工程己经达到硅的*大允许极限，而在NMOS中可能稍好些。

相信芯片制造商在10nm或者7nm工艺制程时，沟道材料必须要作改变。在一段时间里，曾认为**是在PMOS中采用Ge，以及NMOS中采用InGaAs材料。因为Ge的电子迁移率可达3900cm2/Vs，而相比硅材料的为1500cm2，InGaAs的电子迁移率可达40，000cm2/Vs。

尽管Ge和III-V族元素的迁移率高，但是工艺集成都存在困难，尤其是在硅材料上生长InGaAs材料更是挑战。Banna认为材料的晶格结构不同是*大的难点。即便对于Ge材料，晶格结构的差异稍少，但是也面临根本性的问题，必须在锗上生长一层氧化层。

目前半导体业正寻求简单的方法，芯片制造商可能在10nm或7nm时在PMOS中采用SiGe，这取决于公司及要求。而对于NMOS，更多倾向于应变硅，显然也会采用Ge的混合物。应用材料的Adam Brand认为，依据目前SiGe已经实现量产的*好数据结果，在未来的工艺节点中IV族元素有可能掺入进来。

例如芯片制造商必须寻找硅和锗的合适比例的混合物，在PMOS中采用SiGe。Sematech已经用75%硅及25%锗做成SiGe基PFET，取得好的结果。

但是应变硅工程不是简单地找出一个合适组份的事，开始时Ge与硅有4%的晶格不匹配。虽然晶格的不匹配性小，容易工艺集成，但驱动电流增加也不大。

通常芯片制造商认为，在SiGe混合物中增加Ge的含量可能会增加载流子的迁移率，但是从工艺集成方面会带来困难。另外，采用finFET工艺可以增加鳍的高度，从而增强驱动电流。

格罗方德的Strinivas Banna认为，在材料的本征强度与鳍的高度之间需要作出妥协。

正确的工艺选择

在10nm及7nm时代，业界必须仔细从设备及材料，包括性能之间作出权衡。

未来需要找出合适的工艺来集成这些材料，有两种工艺可供选择，空白（blank）及选择性外延。所谓空白外延即外延材料在整个表面，而另一种仅生长在表面的选择区域。

按专家看法，两种方法都需要使用外延设备，尽管可以生长但是速度很慢。如Ge沟道材料应用中，外延设备的产出量为每小时10~15片。为了保证生长层的质量，必须采用更低的温度，所以生长慢，这不是设备自身能解决的问题。

应用材料的Brand认为，无论空白或是选择性外延，对于先进的沟道材料应用都是可以的，但是如果应变材料如SiGe达到30%，芯片制造商更多选择的会是空白外延生长。

Brand表示，在源/漏及应变工程应用中，选择性外延仍是关键工艺步骤。因为选择性外延在开沟应用中实际上工艺实现是十分困难的。

空白外延方法有些缺点，如芯片制造商需要除去不需要部分的淀积材料。通常芯片制造商采用腐蚀方法除去材料。由此，空白外延会有更多的工艺步骤，也会增加成本。

从这样的理由出发，选择性外延得到青睐。IMEC已经用选择性外延生长III-V族与其它材料。选择性外延用在finFET结构的工艺中，也可采用其它的混合材料。IMEC的逻辑器件研发部总监AaronThean表示，这也是他们采用选择性外延工艺的理由。但是，由此也带来其它方面问题，因为材料之间的作用会增加缺陷。

除了用外延生长方法之外，产业界正寻找其它的三种方法，硅片粘合、冷凝及融熔再生长。但是目前主流仍是外延生长。LamResearch的Arghavani认为，所有其它的方法仍在探索之中，*大的问题是成本。

硅片粘合包括两步工艺，首先芯片制造商在一个捐赠硅片表面放上一层Ge，然后，硅片翻过来把Ge捐赠层与主硅片粘合在一起，采用外延剝离工艺去除捐赠层。

制备带低缺陷的捐赠硅片是个大挑战。因为有任何缺陷都可能转移至器件中。Arghavani指出，今天已不再采用硅片粘合waferbonding方法。

冷凝法主要用在PMOS及SOI结构中。在实验室中，IBM及格罗方德已经实现在3.3nm finFET中的应变Ge-on-insulator工艺。在冷凝法中采用外延工艺在SOI上生长应变SiGe层，接着硅片在一定温度下进行Ge的冷凝工艺，在器件的顶部生长一层氧化层，然后器件经受再次的冷凝工艺。

还有一种方法已在带图形硅衬底上采用选择性外延进行Ge的外延沟道材料生长，它是在毫秒激光退火工艺时利用Ge融熔及再生长工艺。

IMEC的Thean认为，考虑到锗的冷凝法工艺有前景，但是锗的融点低，尤其在很细线宽下，在融熔及再生长过程中它的问题会蔓延开来，这是挑战。

综上所述，半导体业界必须仔细在10nm及7nm时从设备及材料，包括性能之间作出权衡。应用材料的Brand认为，尽管SiGe及某些外延工艺可能暂时占先，但是尚有许多未知数。作为芯片制造商仍在探索其它的多种方法。