垂直分层闸流体

这种电荷转移改变了位元线上的电压，透过感测与锁存得到*终读取数值。然而，在储存电容中失去或取得的电荷，改变了节点上原有的电荷，这意味着读取的过程是破坏性的。因此，在每一次读取之后，都必须透过回写操作恢复记忆体单元中的电荷。

LPDDR4

LPDDR4标准是第四代双倍数据速率(DDR) DRAM的低功耗版本标准，透过整体架构定义了个别记忆体晶片的高层级结构，以及如何安排双列直插式记忆体模组(DIMM)。

分析DRAM的方式一般有两种：理论上，剖析其实体细节；实际上，则着眼于其晶片阵列特性。本文首先探讨**种逻辑观点，因为所有的实体布局都必须分解为相同的逻辑结构，因而能够从中瞭解传统DRAM和LVT途径如何实现逻辑功能。

LPDDR4记忆体晶片拥有8Gb的储存容量，通常由两个4Gb的独立通道共同组成。每通道拥有8个记忆体组，每一记忆体组包括32K储存页(page)，每页有16K位元，而使记忆体组的总容量达到512Mb。

图2：典型的DRAM架构和层级

一个完整的LPDDR4记忆体晶片包括两个高层级单元：记忆体阵列和DDR介面。有些部份的操作会影响到记忆体阵列；另一部份则会影响介面。DDR介面可以同时与记忆体阵列以及外部系统进行通讯。

图3：LPDDR4的逻辑组织架构，图中将储存阵列和DDR介面分开。箭头代表一次读取操作以及回写

图3说明了这种关系，即DDR暂存器作为外部系统和记忆体阵列之间的主介面。而在读取资料时，阵列资料会先被载入DDR暂存器中；进行写入作业时，所需的资料会先从外部写入暂存器中。

由于读取传统DRAM阵列内容可能破坏原有资料，每一次读取后都必须进行回写作业，以恢复原有值。在进行读取后，DDR暂存器的内容被复制到“隐藏暂存器”(Shadow Register)中。当外部系统读取DDR暂存器中的资料时，隐藏暂存器负责将资料回写到所选页，以恢复原有数值。同样地，当写入资料时，DDR暂存器的资料会被传输到隐藏暂存器中等待写入；而在执行写入作业时，DDR暂存器就可以载入新的资料。

读取记忆体分页资料涉及一连串的活动，类似于两个巢式的软体DO回路(Do loop)。每一分页记忆体被分成由许多256位元组成、成批(burst)读取的记忆体群组，因此，一组16K位元分页就有64个burst记忆体群组，依序读取完整的记忆体页，这类似于外部DO回路。

图4：记忆体分页由分批依序读取的记忆体群组构成；每一批burst群组均依据16个连续的16位元传送到I/O

每个突发传输组被载入256位元的DDR暂存器中，该暂存器被分为16个16位元字，并依序读取其内容，为每一个时脉边缘提供每一个16位字。这种操作方式则如同内部DO回路。

每一行的位址(RAS)负责选择分页。同时，每一列的位址(CAS)选择突发传输组，并设置从DDR暂存器中开始读取的字元，因而不必从DDR暂存器的左侧开始读取。

值得注意的是，在隐藏暂存器执行回写、读取或写入DDR暂存器中原先载入资料的同时，DDR暂存器已经开始从储存阵列中读取资料或从外部载入所写资料了。

LPDDR的运作

LPDDR4功能本质上包含四项基本操作：启动、读取、写入和预充电。这些操作的其他变异形式，如突发读取/写入和自动预充电等，可能构成一个更长的指令清单，但并不至于带来新的技术挑战。此外，它还添加了刷新、训练和模式暂存器作业等维护性指令，以因应复杂的操作命令。

这些基本的操作简要介绍如下： 启动： 在记忆体阵列中选择特定字元线(wordline)，即可“开启”一个分页。该分页上的内容将会被感测到并进行锁存，然后保持开启以用于在读取作业时进行回写，或在“读取-修改-写入”作业时被再次写入。

读取： 开启读取资料序列，每个burst记忆体群组的资料会从感测放大锁存中被载入到DDR暂存器中。紧接着DDR暂存器开始依序读取，每次读取一个16bit字。同时，晶片透过隐藏暂存器在仍保持开启状态的分页上进行回写。

写入： 资料被载入DDR暂存器，每次一个16位元字。资料随后被转移到隐藏暂存器中，待分页开启时写入资料。当进行写入时，DDR暂存器可依需要同时载入新的256位元资料，等待下一次写入。

预充电： 在*后一个burst记忆体群组被读取或写入后，记忆体阵列必须为下一次操作做好准备。在写入情况下，必须等待一个写入恢复延迟，以确保*后的burst群组可在继续其他操作前被成功写入。这时，开启的分页已被关闭，使位元线能够自由浮动，并重新充电回到先前提到的VDD/2电位。

值得注意的是，只有启动操作才涉及记忆体阵列感测；读取操作只涉及在锁存感测资料与DDR暂存器之间传输资料，以及读取DDR暂存器的数值。

根据所需的操作序列不同，有些DDR的时序可能极其复杂。但如果相邻读取操作发生在不同记忆体组的资料之间，则可大幅简化时序。因为在从下一个记忆体组中读取资料之前，不必在原有的记忆体组中等待回写和预充电。时序控制*困难的是来自同一记忆体组的连续读写。

实现记忆体阵列：MAT

理论上，尽管一个记忆体组的逻辑容量可能达到32K行与16K列，但以现有技术而言，现实上并不可能制造出这样的记忆体阵列。这是因为：

驱动器在选择分页时的驱动能力有限；在性能符合规格要求的前提下，只有一定数量的选定电晶体可以被驱动。

感测放大只能支援有限数量的储存单元。如果储存单元的数量太多，由于电荷分配造成电压变化减小，而被杂讯淹没。

因此，为了确保记忆体晶片可靠且易于制造，每一种记忆体应用都存在不同程度的实体尺寸限制。达到这种上限的记忆体阵列被称作“记忆体阵列片”(memory array tile；MAT)。每个MAT都是功能齐全的阵列，本身包含字元线和位元线的解码以及感测放大器。

以一种采用2x-nm制程节点的一般DRAM MAT为例，其位元线和字元线的规模分别达到1,024条和620条。字元线的数量并不是2的整数次方，这带来了一些解码方面的挑战。该晶片或许只用了*后的几个MAT，但这是一个可以忽略的晶片建置细节。

透过打造一个16×53大小的MAT阵列，可为具有这一尺寸的记忆体组实现总共848个MAT。一个完整分页整合一行MAT的记忆体单元：当开启一个分页时，同时启动同一行有MAT记忆体单元上相应的字元线。

图5：传统DRAM的实体布局

在瞭解了这些背景知识后，接下来将讨论全新的Kilopass记忆体单元，以及它如何打造与此相同的储存组。

VLT记忆体单元

Kilopasss的全新记忆体单元基于一种垂直分布的闸流体(也被称为半导体控制整流器，或SCR)。这种采取pnpn结构的堆叠建构于一个p-阱上，可带走来自底部n型层的任何空洞。

图6：VLT记忆体单元：带有写入辅助的PMOS电晶体的闸流体

在浅沟槽隔离(STI)结构中植入一个埋入式字元线，使底部的n层连接到一个字元。埋入式字元线与外部铜金属M1层字元线透过具有较大电阻的金属钨实现连接，因而可以制造比传统DRAM更长的字元线。

由于感测机制并非采用电荷分配，使感测放大器可承受更长的位元线。因此，这种技术可以支援高达2Kbit宽、4Kbit深或总共8M位元的MAT——远大于传统的DRAM MAT。采用更少片较大型MAT拼接成的记忆体晶片较采用多片小尺寸MAT的花费更低，因而可使VLT记忆体的阵列效率达到77%，相形之下，同样采用2x-nm节点的传统DRAM效率只有64%。

以VLT记忆体单元打造LPDDR4记忆体

MAT容量增大后，LPDDR4记忆体组就可以用更少的MAT组成。单纯按照位元数计算，基于VLT技术的记忆体组将包含64个MAT，相形之下，传统DRAM的记忆体组需要配置848个更小的MAT。不过，接下来的问题就是如何*有效配置这些MAT。

一种配置方式是每个MAT都带有512个支援4K位元线的感测放大器，这意味着每个感测放大器都有多工器用于在8条位元线中进行选择。其中，多工器的选择基于CAS位址；进一步针对图3的记忆体阵列进行修改后，新的原理图如下：

图7：为VLT记忆体添加位元线多工器

因此，对于每个被选定的分页，每个MAT中只有八分之一的位元线会被选择，这与普通DRAM实现方式中所有位元线都被选中的情况不同。但在传统DRAM中并不可能实现这种更高效率的感测放大器使用方式，因为所有的位元线都必须被读取，以实现回写的目的。由于VLT读取并不是破坏性的，因而无需回写操作，且多个记忆体单元可共用感测放大器。

另一个问题是如何在一个MAT实体阵列中配置这些MAT。基于VLT MAT的灵活性，实体上配置这些MAT可以不必与逻辑上的配置完全吻合。只要妥善安排各汇流排的路径，任何形式的配置都是可能的。举例来说，一个记忆体组可被配置为4×16个MAT阵列，同时传输理论上与传统LPDDR4相同的资料。

图8说明传统DRAM和VLT技术在记忆体分页选择上有什么不同：传统DRAM选择一行中的所有MAT，而VLT则从中选择了一个4×8的MAT区块。

图8：记忆体分页选择，其中被选定的MAT是红色的。传统DRAM透过行来选择分页，而VLT DRAM则以单元区块选择分页

由VLT制造的LPDDR4，在外部操作上与传统LPDDR4完全相同。内部操作可能有所差异，例如不必再回写和预充电，但这并不会影响DDR控制器；如果满足了VLT的时序要求，其记忆体的逻辑组织方式与传统DDR完全一致。

免除刷新

VLT记忆体单元*明显的优点之一就是不需要刷新。不过，刷新已经成为DRAM作业的一部份了；无论记忆体处于闲置状态或是被接通，都必须进行刷新操作，以避免资料丢失。

完整的DDR控制器状态机说明了刷新对于运作的影响，如图9所示，所有红色的状态都与刷新或者基于刷新的分支相关；而使用了VLT技术，这些状态都是冗余的，而且能够被消除。

图9：传统DRAM建置的LPDDR4状态原理图，与刷新有关的状态以及与基于刷新的有关分支状态都被标注为红色，标注为灰色的状态则与介面相关

图10则是一种简化的状态机，其中与刷新有关的状态都已经移除了。在设计基于VLT的记忆体时，设计者可以选择现有的DDR控制器，因应那些不需要的状态加以调整；也可以设计*佳化的DDR控制器，省去所有与刷新相关的电路——这种方法将占用更小的晶片面积，以及降低功耗。无论选择哪一种控制器，都不会影响其他系统与记忆体晶片的互动。

图10：移除与刷新相关状态后的LPDDR4状态原理图

结语

VLT记忆体单元可以打造一种比普通DRAM记忆体单元成本更少、功耗更低的记忆体，目前VLT记忆体晶片已能与现有的LPDDR4记忆体完全相容了。透过适当设计架构、命令以及时序，VLT记忆体晶片就能与传统记忆体晶片无差别地应用在实际系统上。

基于VLT的记忆体阵列采用一个可在内部作业处理差异的介面，使其得以与标准的LPDDR4控制器配合使用。换句话说，设计一款免刷新的LPDDR4控制器，使其仍具备完整的控制器功能以支援外部介面，并确保现有驱动器都能继续正常作业，而只是在内部忽略与刷新有关的操作，将有助于大幅节省成本，以及降低功耗。