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Mentor Graphics
1 2017年01月24日 星期二Mentor Graphics 进一步完善**的 ISO 26262 验证程序
集微网 (0)集微网消息，Mentor Graphics 公司（纳斯达克代码：MENT）今天宣布，业内覆盖范围*广、功能***的 ISO 26262 验证程序之一 Mentor Safe 问世，该程序基于 Mentor Graphics 面向汽车市场所提供的丰富电气和电子设计自动化解决方案组合而开发。 该程序包含 Nucleus® SafetyCert™ 实时操作系统、Volcano™ VSTAR AUTOSAR 操作系统和基础软件模块，以及不断增加的 Mentor 工具（用于片上系统 (SoC)、系统、机械和热应用设计和验证）系列 ISO 26262 认证文件和验证报告。Mentor Safe 程序使客户能够在**性为关键因素的设计和验证流程中集成 Mentor 工具和软件，范围覆盖所有验证级别，包括*高的 ASIL D 级。经过 Mentor Safe 程序验证的*新设计自动化产品是公司的 Tessent® 硅成品测试和良率分析工具。独立的合规性认证公司 SGS-TUV Saar 近期对九款 Tessent® 解决方案在所有工具置信水平 (TCL) 下的软件工具验证报告进行了认证。Mentor
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Mentor Graphics
2 2016年04月28日 星期四
Mentor Graphics硬体加速模拟服务登场
eettaiwan (0)Mentor Graphics硬体加速模拟服务采用具有专业服务和 IP 的Veloce硬体加速模拟平台，借此加速模拟验证并降低与系统单晶片(SoC)设计相关的风险。对于选择日后购买或已拥有Veloce平台并需要额外短期性能的公司而言，Mentor硬体加速模拟服务为其提供了能满足其迫切需求的Veloce硬体加速模拟平台。 国际汽车供应商Continental采用Mentor硬体加速模拟服务验证复杂的SoC，*终如期一次性通过验证。随着SoC变得越来越复杂，在**的验证策略中对硬体加速模拟的需求不再是“有了便很好”，而是“非有不可”。Veloce平台为验证工程师提供在其设计上运行上百万个周期的速度以及一系列验证不同设计目标的应用。有些公司还未投资Veloce平台，但意识到为验证流程增加硬体加速模拟是一项竞争策略。也有些公司已经拥有Veloce平台但还需要额外的性能来满足验证过程中的峰值。透过将Veloce平台更多地应用到Mentor硬体加速模拟服务中，这些情况都可以得到满足。Mentor硬体加速模拟服务通过两种方式提供对Veloce模拟平台的访问：在客户现场限时安装或允许远端存取资料中心所
西门子45亿美元收购Mentor Graphics
eettaiwan (0)西门子表示，此收购案将使该公司成为可在单一平台上提供机械/热/电气/电子与嵌入式软体设计解决方案的独特数位化工业厂商。 西门子(Siemens)宣布以每股37.25美元现金价格、总价约45亿美元，收购IC设计自动化(EDA)与电路板/电子系统设计软体供应商明导国际(Mentor Graphics)；西门子表示，此收购案将使该公司成为可在单一平台上提供机械/热/电气/电子与嵌入式软体设计解决方案的独特数位化工业厂商。根据Siemens与Mentor联合发布的新闻稿，收购价格是Mentor在11月11日股票收盘价格的21%溢价；Mentor的董事会已经通过此一收购协议，并建议Mentor的普通股持股人接受此收购案。而此收购案扩展了Siemens扩展了数位企业用软体(Digital Enterprise Software)的产品阵容，加入Mentor已经在市场占据一席之地的IC与系统设计、模拟与制造解决方案，而这些能力是打造今日智慧连网产品如自动驾驶车辆的关键。Mentor总部位于美国奥勒冈州Wilsonville，员工遍布世界32个国家；根据其截止于2016年1月31日的财务年度报告，Me
Mentor Graphics 推出无缝协作多板系统设计解决方案
MentorGraphics (0)Mentor Graphics 公司今天宣佈推出全新的 Xpedition 多板系统设计解决方案，説明多学科团队开始进行无缝协同协作，以便高效管理日益复杂的系统。Xpedition 流程可消除设计流程中的冗余工作，进而*大限度地提高团队效率，同时还可借助资料管理基础设施优化产品性能和可靠性。如此一来，便可确保资料完整性，以及将可重复使用的 IP 用于系统中的所有电路板、连接器和电缆。要设计包含多个互连电路板(连接器和/或电缆)的系统，过去通常会使用多种桌面办公工具(例如，可确保电路板内部连接的试算表、记录系统元件参数的文字档以及可显示模组层级系统结构和层次结构的绘製应用程式)，将单独的非耦合电路板和布缆项目整合到一起。由此将带来一系列问题：跨领域设计团队之间无法很好地配合;代价高昂的系统内连接错误;耗时费力的人工验证步骤;以及阻碍系统设计优化的严格的系统变更规则。这种缺乏整体性的多板系统设计会进一步影响互连电子系统(俗称系统体系，常见于汽车、航太/卫星、工业自动化和资料中心基础设施内)网路的设计能力。“设计一个高性能的**光刻系统需要几十个跨学科团队并行工作，此时，我们将面临诸多挑战，
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Mentor Graphics
3 2015年11月17日 星期二Mentor Graphics发布新版HyperLynx
eettaiwan (0)Mentor Graphics推出*新版 HyperLynx，该版本将讯号和电源完整性分析、3D电磁解析和快速规则检测集成到一个环境中。基于普及性的 HyperLynx 讯号完整性/电源完整性(SI/PI)应用程式，该产品**为工程师提供一套完整的分析技术，让其能够进行任何类型的高速数位印刷电路板(PCB)设计工作。 该版本的 HyperLynx 提供广泛的底层模拟引擎，能够让使用者进行快速/互动式且完善的批次处理模式分析的图形化使用者介面(GUI)，建立一个能在简单易用的环境中高速性能部署的新标准。高速PCB在尺寸、层数、布线密度、讯号传送速率、所使用的矽类型和供电挑战上存在非常大的差异。对于单个EDA供应商提供的大多数工具集，在处理不同类型的分析时，通常要求切换应用和使用者介面。如今，HyperLynx工具可在一个应用中提供2D/3D和电源完整性分析，且使用相同的使用者介面。使用者可在前一分钟模拟一个关键SERDES通道，然后下一分钟(通过选择一个新的功能表项目)切换到一个大型电源网路的去耦分析。Mentor投注入大量资源于HyperLynx分析技术，尤其是互连建模方面。该产品现将
Mentor Graphics宣布与GLOBALFOUNDRIES合作开发工艺设计套件
电子发烧友网 (0)俄勒冈州威尔逊维尔，2015 年 11 月 13 日 — Mentor Graphics公司（纳斯达克代码：MENT）今天宣布，正与 GLOBALFOUNDRIES 展开合作，认证 Mentor® RTL 到 GDS 平台（包括 RealTime Designer™ 物理 RTL 合成解决方案和 Olympus-SoC™ 布局布线系统）能够完全适用于当前版本的 GLOBALFOUNDRIES® 22FDX™ 平台设计参考流程。此外，Mentor 和 GLOBALFOUNDRIES 还一同合作开发适用于 22FDX 平台的工艺设计套件 （PDK）。该 PDK 支持 Mentor Calibre® 平台，涵盖适用于 22FDX 平台的设计规则检查 （DRC）、版图与电路图比较 （LVS） 和金属填充解决方案。这些解决方案可帮助双方客户利用 22FDX 工艺中的性能来解决功耗、性能和电流泄漏，从而优化他们的设计。GLOBALFOUNDRIES 业务开发副总裁 Pankaj Mayor 表示：“我们与Mentor Graphics 密切合作，使其产品能够帮助客户落实 22FDX 平台的优势。对
Mentor Graphics 与 ARM 签署多年协议
电子发烧友网 (0)美国俄勒冈州威尔逊维尔和英国剑桥，2016 年 2 月 25 日 - Mentor Graphics 公司（纳斯达克代码：MENT）已与 ARM（伦敦证券交易所代码：ARM；纳斯达克代码：ARMH）签订一份多年订购协议，以尽早获得各种 ARM IP 和相关技术。Mentor 将借此机会优化其基于 ARM 的片上系统 （SoC） 设计工具和方法。Mentor 将获得可用于 ARMv8-A 和 ARMv7-A 架构的 ARM Cortex® 处理器、ARM Mali 图形处理器（GPU）、ARM CoreLink 系统 IP、ARM Artisan 物理 IP 和 ARM POP IP，以实施硬件加速。“我们与 Mentor Graphics 密切合作，帮助全球*先进的电子公司打造一系列**市场的产品，”ARM 执行副总裁兼产品组总裁 Pete Hutton 说道。“这一协议让我们能更好地为双方的客户提供用于**的 SoC 设计、实施和验证更具竞争力的工具。”通过此协议，Mentor 可以在常规发布前优化其 ARM IP 流程和工具。这将使 Mentor 的客户能在其设计中加入*新的 AR
Mentor Graphics 发布 Veloce Apps：开启硬件仿真新纪元
电子发烧友网 (0)俄勒冈州威尔逊维尔，2016 年 2 月 25 日 – Mentor Graphics公司（纳斯达克代码：MENT）今天宣布，推出用于 Veloce® 硬件仿真平台的新型应用程序，自此开辟了硬件仿真的新纪元。新型 Veloce Apps包括 Veloce Deterministic ICE、Veloce DFT 和 Veloce FastPath，可以解决复杂 SoC 和系统设计中的关键系统级验证难题。这些应用程序在升级的 Veloce OS3 操作系统上运行，而新的操作系统极大加快了设计编译周期、门级流程和结果重新检查（“可见性时间”）。相比以硬件为中心的策略，Veloce OS3 上的 Veloce Apps组合使用可以更快速地向更多工程师提供更丰富的功能。每种新型 Veloce Apps均可解决一项特定验证问题：· Veloce Deterministic ICE 在调试过程中加入了 100%可见性和可重复性，从而克服了电路内仿真 （ICE） 环境的不可预知性，并可使用其他“基于虚拟的”使用模型；· Veloce DFT 可提升流片之前的可测试性设计 （DFT） 验证速度，从而*
Mentor Graphics 提供对 TSMC 集成扇出型封装技术的支持
电子发烧友网 (0)WILSONVILLE， Ore.， 2016年3月15日— Mentor Graphics公司（纳斯达克代码：MENT）今天发布了一款结合设计、版图布局和验证的解决方案，为TSMC集成扇出型 （InFO） 晶圆级封装技术的设计应用提供支持。该解决方案包含 Calibre® nmDRC 物理验证产品、Calibre RVE™ 结果查看平台和Xpedition® Package Integrator 流程。它让共同客户能够将TSMC InFO技术独特的扇出层级结构和互连运用于如移动﹑消费类等对成本敏感的产品中。现今高阶的单芯片系统 （SoC） 技术和封装要求之间的相互影响推动了 IC 和封装设计环境之间协同验证的需求。Xpedition Package Integrator流程将作为Mentor 支持TSMC独特InFO 设计要求的平台，它集成其他 Mentor 解决方案（首先实现于集成 Calibre nmDRC 和 Calibre RVE）。Mentor® 解决方案允许 IC 和封装设计工程师直接透过集成于 Xpedition Package Integrator 流程中 Calib
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Mentor Graphics
4 2015年04月24日 星期五Mentor Graphics推出全新Calibre xACT寄生电路参数提取平台
互联网 (0)Mentor Graphics推出全新 Calibre® xACT™ 寄生电路参数提取平台，该平台可满足包括 14nm FinFET 在内广泛的模拟和数字电路参数提取需求，同时*大限度地减少 IC 设计工程师的猜测和设置功夫。 Calibre xACT 平台可借由自动优化电路参数提取技术，针对客户特定的工艺节点、产品应用、设计尺寸大小及电路参数提取目标，实现精准度和周转时间 (TAT) 的*佳组***用 Calibre xACT 平台进行电路寄生参数提取在满足*严格的精准度要求的同时，还让客户体验到了减少高达 10 倍的周转时间。Samsung 在用于 14nm 技术的 Calibre xACT 平台的开发和认证方面与 Mentor Graphics 有着广泛的合作，并凭借该平台的高精准度性能将其应用于技术开发。Calibre xACT 产品能够将单个规则档案应用于一系列电路参数提取应用，使客户能够兼顾精准度和快速 TAT(Turn Around Time)，且无需手动修改其规则档案或工具配置。“我们在对**的电路参数提取产品进行了仔细的基准检验后，选择了将Calibre xACT作为
Mentor Graphics Veloce VirtuaLAB为前沿网络设计新增下一代协议
电子发烧友网 (0)俄勒冈州威尔逊维尔，2015 年 10 月 30 日 – Mentor Graphics公司（纳斯达克代码：MENT）今天宣布推出支持 25G、50G 和 100G 以太网的 Veloce® VirtuaLAB 以太网环境。这种支持可为目前基于大规模以太网的设计提供高效、基于硬件仿真的验证。对连通性需求的急剧飙升已对交换机和路由器的设计尺寸产生了深远的影响，使得这些设计位列目前开发的*大 IC 设计范围之中。设计的图纸尺寸、早期发布的压力以及验证所有路径的需求使得方法论发生了转变，即将验证从基于软件仿真的流程移至基于硬件仿真的流程中。“为客户的严苛环境提供**扩展性、高密度网络基础，是我们在设计 Juniper Netw-orks 的**交换机和路由器时的首要考虑因素，”Juniper Networks 的硅和系统工程部**副总裁 Debashis Basu 说道，“我们的ASICs中***的功能使 Veloce VirtuaLAB 以太网和硬件仿真功能成为实现验证收敛的一个关键因素，这有助于确保我们提供多功能、高性能的交换和路由技术，从而能够跟得上不断演变发展的网络要求的节奏。”Vi
Mentor Graphics使用UPF逐步求精方法推动新一代低功耗验证
电子发烧友网 (0)俄勒冈州威尔逊维尔，2015 年 9 月 11 日摘要：· 统一功率格式 （UPF） 逐步求精方法可实现电源管理意图的增量规范和早期验证。· Questa® Power Aware Simulation 解决方案和 Visualizer Debug Environment 可促进逐步求精方法流程的采用。· ARM 已表现出支持在完整 IP至SoC 设计流程中使用逐步求精方法进行验证和实施。Mentor Graphics公司（纳斯达克代码：MENT）今天宣布支持低功率逐步求精方法，通过采用 Questa Power Aware Simulation 和 Visualizer Debug Environment 的新功能以显著提升采用 ARM® 技术的低功率设计的验证复用和生产率。UPF 规定“低功耗设计意图”应与设计区分开，且应用于芯片设计的验证和实施阶段。随着复杂的电源管理要求不断增多，强调实施的传统低功耗方法已开始受到动摇。逐步求精方法在设计周期的早期便以更抽象的方式定义低功耗设计意图，并在设计进入实施阶段时对其进行更具体的完善和加强。这样可提升整体验证流程和验证结果在每一步的复用。
Mentor Graphics发布*新Tessent ScanPro 产品
eettaiwan (0)Mentor Graphics推出新款Tessent ScanPro产品，该产品采用的技术可以显着减少使用Tessent TestKompress ATPG压缩方案的测试资料量。由于测试资料量很大程度上决定了测试积体电路(IC)的成本和时间，因此Tessent ScanPro产品可帮助晶片制造商以更快、更具成本效益的方式交付他们的产品。 Tessent ScanPro 产品的关键技术—Embedded Deterministic Test(EDT)Test Points，应用局部电路修改，可以减少测试向量生成过程中出现的冲突。由此，可以提升测试向量的生成效率，进而显着减少测试资料量。EDT Test Point可有效地减少使用各种故障模型(Fault Model)所生成的测试向量，包括来自Mentor 的Cell-Aware Fault Model。Tessent ScanPro产品可在不影响设计性能或计画的前提下，为插入EDT Test Points提供自动化操作。分析和插入步骤可轻松融入到任何DFT流程中。测试点位置经过精心挑选，不会影响时序收敛。此外，用户还可依据所需，利用工具指
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