在xilinx ZC7020的片子上做的实验;
[结论]
普通IO不能直接作PLL的时钟输入,专用时钟管脚可以;
普通IO可以通过BUFG再连到PLL的时钟输入上,但要修改PLL的设置 input clk的选项中要选择"No Buffer";
具体内部布局分配可以通过 Xilinx的FPGA Editor来查看,
ZYNQ的时钟管理也和之前的片子略有不同,之后在另一篇介绍,相关文档
[Demo1]
// demo1 two bufg connect
module iobuf
zc702里没有global clock的概念了,但有了很多专用时钟脚,用起来一样;
公安机关备案号：
