2015年10月Cadence与imec联合宣布全球首款5nm芯片成功流片，今年二月底，Cadence与imec再次联合宣布，下一代3nm测试芯片成功流片。该设计采纳Cadence Genus™ 综合解决方案和Innovus™ 设计实现系统，测试芯片采用业界通用的64-bit CPU设计，内置自定义3nm标准单元库。芯片的金属绕线间距*小仅为21nm。21nm 这一数字可能并不直观，如果对标单次曝光193nm光刻技术布线间距不得超过80nm这一要求的话，该设计方案有多么先进则可见一斑了。与较早的5nm测试芯片类似，3nm芯片在研究 PPA目标时采用了 EUV及193i 多重曝光双假设的方案。要实现元件互联，变量和电阻（特别是触点/通孔）是*大的挑战。如需了解详细内容，请参阅我几个月前发布的一篇题为IEDM短期课程：5nm之后的博文。测试芯片的目的之一是测量并改进变量。用于3nm芯片的EUV 技术需要双重曝光，因为EUV“光”的波长为13.5nm；EUV也可以用来测试新的通路，以及钴和钌等新材料。
设计技术的协同优化
过去几十年里，制程工艺的扩展以及设计规则对内容库的丰富是摩尔定律发展的推动因素；但是现如今，仅依靠工艺扩展已经远远不够了。标准单元库的体积必须大幅缩小，布线通道数量也必须减少。为了实现这一目标，我们需要增加额外的、不需直接扩展的工艺特性，比如有源栅极上接触。特别指出一点，我们可以在 MEOL上增加超级通孔来实现优化。超级通孔是指跨越超过一层的通孔，占用面积*小，且无需在中间层布设金属结构。
有源栅极上接触（COAG）的*大优点是无需在栅极之外设置单独的栅极触点。英特尔在12月召开的IEDM上宣布，其10nm工艺（等同于市面上晶圆厂声称的7nm工艺）采用了有源栅极上接触。我预计，5nm 和3nm工艺将**采用有源栅极上接触，部分二代7nm工艺也可能采用这项技术。
工艺与单元设计的交互之外，布局布线的方式也很重要。比如说，一定条件下，尽管空闲的布线通道会让单元面积变大，但在单元间采用空闲布线通道却可以减少布线面积，而布线效率的提高完全可以抵消空闲布线通道带来的单元面积增加。
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