东芝与东京大学共同开发出了以STT-MRAM（Spin Transfer Torque Magetoresistive RAM）来代替使用SRAM的处理器内末级缓存（Last Level Cache，LLC）的技术。并在半导体电路技术国际学会“ISSCC 2016”（美国旧金山）上发布详情（Session 7.2）。在发布详情的前**（2月1日）举行的演示会上，东芝等演示了试制的STT-MRAM IC，在当做处理器的FPGA之间，将该芯片用作了缓存。

东芝在日本新能源产业技术综合开发机构（NEDO）的“常闭计算基础技术开发项目”下开发了这项技术，2012年以后曾多次发表相关内容。此次发布的技术集其大成，“包括控制用电路在内的功耗降低到了SRAM的1/10以下”（东芝）。

*近一年在降低功耗方面的进展*大。此次与东芝在ISSCC 2015上发表的内容相比，功耗降到了那时的1/4～1/5。

可以避免不必要的数据写入

据东芝介绍，改进多项关键技术对降低功耗产生了积极效果，例如将STT-MRAM的核心元件——MTJ（Magnetic Tunnel Junction，磁隧道结）器件的直径缩小至35nm。但做出更大贡献的是有效降低了STT-MRAM运行时的功耗，而此前很少在这方面进行改进。具体而言，把在运行功耗中占大半的写入能耗减少到了1/2以下。

这是通过采用名为“Read-Modify-Write”的写入协议实现的。以前将数据写入存储器时，总是忽略已经写入的数据是“0”还是“1”。也就是说，就算“0”或“1”已经写入，却还要消耗能量重新写入相同的“0”或“1”。

采用新的写入协议后，写入数据时首先会读取存储器保存的数据是“0”还是“1”，如果与要写入的与之不同，就执行写入动作，但如果相同，就不再写入。

写入时，每次都要进行数据的读取操作，虽然这会导致能耗增加，但读取时的能耗比写入时的能耗小得多，减少写入动作次数的效果要大得多。已经写入的数据与将要写入的数据一致的概率约为50％，因此采用该协议可使运行时的能耗降至原来的1/2左右。

电路相同，写入错误减少

执行Read-Modify-Write的电路将输入数据与存储器的值加以比较，根据对比结果来决定是否写入，东芝还将这种比较用于降低写入数据时的错误率。该公司将该技术称作“Write-Verify-Write”。

Write-Verify-Write技术在把数据写入存储器之后，会读取该数据并与即将写入的数据进行对比。如果数据一致，就没有错误，如果不一致，就会认为有错误并重新写入。

要达到用STT-MRAM代替SRAM的目的，必须保持不低于SRAM的高速运行，并降低功耗。这样一来，尤其是写入时，错误会增加。如果使用纠错电路等解决这一问题，就会导致功耗相应地增加。东芝利用Write-Verify-Write，在几乎不增加功耗的情况下，成功地大幅减少了写入错误。

写入次数增加的话，功耗也会相应增加，但错误出现频率还不到10万分之一，增加的写入次数平均10万次中也不到1次，因此总体功耗基本没有增加，而写入错误几乎减为零，这一点具有很大优势。

通过预测下一次访问来降低待机功耗

还有一项新技术为降低功耗作出了巨大贡献。这项技术会根据写入或读取等存储器访问模式来预测下一次访问，并据此优化以16KB划分而成的存储区的电源控制（电源门控）。在2015年之前的研发中，待机功耗已经一减再减，该技术为此次再次减小待机功耗作出了贡献。

根据存储器访问模式预测下一次访问的技术由东京大学研究生院信息理工学系研究专业教授中村宏的研究室开发。中村介绍，该技术能以85％以上的平均概率，根据四次存储器访问来预测下一次访问是写入还是读取，以及需要多长的访问时间。

据介绍，如果能够预测下一次访问，就能在字位到来之前激活处于深休眠状态的存储区，可以省去恢复至浅休眠状态的步骤。从活跃状态变成休眠状态时也一样，可省去浅休眠状态直接进入深休眠状态。因此，电源门控可以更有效地发挥功能，从而降低功耗。（记者：野泽 哲生