在数字系统的设计中，FPGA+ARM的系统架构得到了越来越广泛的应用，FPGA主要实现高速数据的处理；ARM主要实现系统的流程控制。人机交互。外部通信以及FPGA控制等功CS.WE.OE.DATA［310］.ADDR［230］.BLS等。CS为片选信号，WE为写使方式，其余端口均为IN（输入）方式。从端口的功只有顶层设计才。OUT（输出）端口并加上方向控制端口。顶层设计的VHDL代码如下：
其中，DATA_i.DATA_o和output_en均为FPGA内部的信号，在内部的各层次模块中，通过这三个信号就可以进行单向的IO控制。这样，顶层设计中双向的DATA端口转化为了内部单向的DATA_i（输入）。DATA_o（输出）和output_en（输出使。在内部各模块中，结合这三个信号以及ADDR。OE。WE。CS等信号，则可方便地实现ARM总线接口的功
3 仿真结果分析
通过QuartusII仿真工具，对FPGA并行总线进行时序仿真；仿真结果如图3所示。根据ARM并行总线的读写时序图要求，从仿真结果可以看出FPGA的总线接口设计满足了设计的要求。由于选用的FPGA器件内部带有逻辑分析仪的功能模块，通过QuartusII软件中的SignalTapII逻辑分析工具，对FPGA的设计模块进行在线测试，发现总线时序了满足ARM并行总线的要求，且工作稳定，从另一个角度验证了设计和仿真结果的正确性。
4 结论
由于FPGA技术和ARM技术应用越来越广泛，通过设计并行总线接口来实现两者之间的数据交换，可以较容易地解决快速传输数据的需求，因此设计满足系统要求的FPGA并行总线显得尤为重要。本文设计的FPGA的ARM外部并行总线接口，满足了总线的时序要求，并在某航空机载雷达应答机中进行了应用，系统运行稳定，性能良好。以上的设计和仿真方法，对其他类似的设计也有一定的参考作用。
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