FPGA管脚设计
FPGA的管脚主要包括：用户I/O(User I/O)、配置管脚、电可用作输入或输出，或者双向口，同时可作为LVDS差分对的负端。其中num表示管脚序号。
一般在绘制FPGA原理图时，将同一种功用于选择配置模式。FPGA有多种配置模式，比如主动、被动、快速、正常、串行、并行等，可以此管脚进行选择。
DATA0：FPGA串行数据输入，连接至配置器件的串行数据输出管脚。
DCLK：FPGA串行时钟输出，为配置器件提供串行时钟。
nCSO(I/O)：FPG**选信号输出，连接至配置器件的nCS管脚。
ASDO(I/O)：FPGA串行数据输出，连接至配置器件的ASDI管脚。
nCEO：下载链器件使下载链器件使用户模式配置起始信号。
nSTATUS：配置状态信号。
CONF_DONE：配置结束信号。
如图2.4所示是FPGA配置管脚原理图。
图2.4 FPGA配置管脚原理图
(3)电内核电压。通常与FPGA芯片所采用的工艺有关，例如130nm工艺为1.5V，90nm工艺为1.2V。
VCCIO：端口电压。一般为3.3V，还可以支持选择多种电压，如5V、1.8V、1.5V等。
VREF：参考电压。
GND：信号地。
(4)时钟管脚。
VCC_PLL：锁相环管脚电压，直接连VCCIO。
VCCA_PLL：锁相环模拟电压，一般通过滤波器接到VCCINT上。
GNDA_PLL：锁相环模拟地。
GNDD_PLL：锁相环数字地。
CLKnum(LVDSCLKnump)：锁相环时钟输入。支持LVDS时钟输入，p接正端，num表示PLL序号。
CLKnum(LVDSCLKnumn)：锁相环时钟输入。支持LVDS时钟输入，n接负端，num表示PLL序号。
PLLnum_OUTp(I/O)：锁相环时钟输出。支持LVDS时钟输入，p接正端，num表示PLL序号。
PLLnum_OUTn(I/O)：锁相环时钟输出。支持LVDS时钟输入，n接负端，num表示PLL序号。
如图2.6所示是FPGA时钟管脚原理图。
图2.5 FPGA电用于选择驱动电压。
VCCSEL：用于控制配置管脚和锁相环相关的输入缓冲电压。
PORSEL：上电复位选项。
NIOPULLUP：用于控制配置时所使用的用户I/O的内部上拉电阻是否工作。
TEMPDIODEn/p：用于关联温度敏感二极管。
公安机关备案号：
