新型CEVA-X使用可扩展的VLIW/SIMD架构、高达128位元的SIMD、可变流水线长度和支援定点运算和浮点运算。与前一代CEVA-X相比，新型CEVA-X可以提供两倍以上的DSP性能，而功耗却低50%。这种架构还包括专用的32位元零延迟指令集架构(ISA)、32位元硬体除法和乘法、动态分支预测和超快上下文交换，以提供现代基频设计所要求的高效率控制处理。
CEVA-X4是建基于新型CEVA-X DSP架构的首款核心，用于 2G/3G/4G/5G基频中multi-RAT多载波实体层控制处理中*复杂的工作负荷。CEVA-X4是专为解决新一代数据机设计中所面临到的三个*关键挑战而设计的：
?高效率控制处理：对于多载波聚合来说，L1 PHY控制处理显着增加。例如，要并行处理高达五个载波分量和在多个载波上连续处理多个PHY控制任务时，需要新一代Rel-13 LTE Advanced Pro数据机。
?强大的DSP处理：需要显着提高DSP的性能以支援繁重的LTE工作负荷，包括逐个通道测量、校正和解码，以及其他RAT标准。
?先进的系统控制：为了以较低的延时限制方式处理系统中的多个加速器、DSP和协同处理器，需要进行复杂的系统调度和资料通讯管理。
为了克服这些挑战，CEVA-X4以高效率方式组合了一组独特的基频*佳化特点和功能，这种128位元宽VLIW/SIMD处理器在四个相同的标量处理单元(SPU)中具有八个MAC，并有十段流水线，且采用16nm制程以1.5GHz运行，从而实现每秒160亿次运算(GOPS)。处理器的高效率控制特性包括整数流水线、带有硬体除法和乘法的**32位元RISC ISA及分支目标缓冲器(BTB)，CoreMark/MHz评分为4.0分，比目前智慧手机中所使用的*成熟的内部DSP高60%(每执行绪)。
对于系统控制来说，CEVA-X4利用**的CEVA-Connect技术协调整个PHY系统，包括DSP、协同处理器、加速器、记忆体和系统介面，为数据机设计提供了一种整体方法。它配备了专用硬体协同处理器介面，引入了无需软体干预的自动资料和控制通讯管理机制。其记忆体子系统支援先进的非阻塞2-way或4-way Cache机制，并具有硬体和软体预取能力。
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