为协助共同客户能准备好使用先进制程做设计，Mentor为TSMC 10奈米制程改进物理验证工具，加速Calibre nmDRC sign-off工具的执行时间，使其优于去年初针对10奈米**度进行认证时的工具执行时间。Calibre nmLVS工具已可支援10奈米制程中新的元件参数抽取，以获取更精准的SPICE模型和自热模拟。同时，Mentor还提升了Calibre xACT解决方案的寄生参数**度，并积极改善布局寄生参数抽取流程以满足10奈米技术的要求。
Calibre平台还可帮助设计工程师提高设计可靠度和可制造性。在为10奈米制程电阻和电流密度检查做了技术的改进后，现在TSMC倚赖Calibre PERC可靠性验证解决方案做可靠度确认。在可制造性设计(DFM)方面，Mentor添加色彩感知填充和更精密的对齐和间距规则在Calibre YieldEnhancer工具的SmartFill功能中。此外，Mentor还优化Calibre DESIGNrev协助晶片*后完工工具、Calibre RVE结果检视器和Calibre RealTime介面，为设计工程师在多重曝光、版图布局与电路图(LVS)比较和电气规则检查(ERC)及可靠性验证方面提供更容易整合和除错功能。
如今，Mentor和TSMC携手合作，将Calibre平台的多样化功能应用至7奈米FinFET制程中。Calibre nmDRC和Calibre nmLVS工具业已通过客户早期设计的验证。TSMC和Mentor正扩大SmartFill和Calibre多重曝光功能的使用功能，为7奈米的制程需求提供技术支援。
为获得快速、准确的电路模拟，TSMC认证AFS 平台，包含AFS Mega电路模拟器可用于TSMC 10奈米V1.0制程。AFS平台还通过*新版7奈米DRM和SPICE可用于早期设计开发。
为支援10 奈米制程先进的设计规则，Mentor增强包括Olympus-SoC系统在内的布局布线平台，并且优化其结果能与sign-off参数抽取和静态时序分析工具有相关性。这项优化也扩展至7奈米制程。
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