Mentor Graphics藉由完成TSMC 10奈米FinFET V1.0认证增强和优化Calibre平台和Analog FastSPICE (AFS) 平台。
为协助共同客户能准备好使用先进制程做设计，Mentor 为TSMC 10 奈米制程改进物理验证工具，加速 Calibre nmDRC sign-off 工具的执行时间，使其优于去年初针对 10 奈米**度进行认证时的工具执行时间。Calibre nmLVS工具已可支援10奈米制程中新的元件参数抽取，以获取更精准的 SPICE 模型和自热模拟。同时，Mentor 还提升了 Calibre xACT解决方案的寄生参数**度，并积极改善布局寄生参数抽取流程以满足 10 奈米技术的要求。
Calibre 平台还可帮助设计工程师提高设计可靠度和可制造性。在为 10 奈米制程电阻和电流密度检查做了技术的改进后，现在 TSMC倚赖 Calibre PERC可靠性验证解决方案做可靠度确认。在可制造性设计 (DFM) 方面，Mentor 添加了色彩感知填充和更精密的对齐和间距规则在 Calibre YieldEnhancer工具的SmartFill 功能中。此外，Mentor 还优化了 Calibre DESIGNrev协助晶片*后完工工具、Calibre RVE? 结果检视器和 Calibre RealTime 介面，为设计工程师在多重曝光、版图布局与电路图 (LVS) 比较和电气规则检查 (ERC) 及可靠性验证方面提供更容易整合和除错功能。
如今，Mentor 和 TSMC 携手合作，将 Calibre 平台的多样化功能应用至 7 奈米FinFET 制程中。Calibre nmDRC 和 Calibre nmLVS 工具业已通过客户早期设计的验证。TSMC 和 Mentor 正扩大 SmartFill 和 Calibre 多重曝光功能的使用功能，为 7 奈米的制程需求提供技术支援。
为获得快速、准确的电路模拟，TSMC 认证AFS 平台，包含 AFS Mega 电路模拟器可用于TSMC 10 奈米 V1.0 制程。AFS平台还通过了*新版 7 奈米DRM和 SPICE 可用于早期设计开发。
为支援10 奈米制程先进的设计规则，Mentor 增强了包括 Olympus-SoC系统在内的布局布线平台，并且优化其结果能与sign-off 参数抽取和静态时序分析工具有相关性。这项优化也扩展至7 奈米制程。
“我们将继续与Mentor Graphics合作，提供设计解决方案和服务予我们的共同客户，帮助他们在 7 奈米制程设计方面获得成功，”TSMC 设计建构行销部**处长 Suk Lee表示：“通过携手合作，我们能支援10 奈米设计实现量产。”
“现今杰出的SoC设计工程师要能掌握先进的制程，需要晶圆代工厂和EDA供应商两者之间的紧密合作，”Mentor Graphics Design to Silicon 事业部副总裁兼总经理 Joe Sawicki 表示：“对于TSMC 在其未来的生态系统策略上能继续利用已经证明具有高品质、高性能和**性的Mentor平台，我们感到非常荣幸。”
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