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时钟频率
1 2016年12月30日 星期五
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引起的较高时钟频率仿真失败原因
赛灵思 (0)通常如果你的设计在较低时钟频率时通过了仿真,但是在较高时钟频率时却失败了,你的**个问题应该是你的设计在某个较高时钟频率时是否达到了时序约束的要求。然而这里我们将举这样一个例子,就是对于某个较高时钟频率你已经检查了静态时序分析(STA),而且时序约束也是正确的。这种情况是什么引起的较高时钟频率仿真失败呢?可能的原因就是仿真方式、设计本身或者testbench设置方式有问题。然而在较低时钟频率通过了仿真这个事实就排除了设计/testbench/仿真在设置上的问题。排除了上面两项,下一个可能就是脉冲拒绝(reject)或者脉冲错误。“脉冲拒绝(reject)”和“脉冲错误”是Verilog仿真中的概念。这些概念说的是脉冲的持续时间小于某个值(pulse_r)就不会通过某个电路元件。当然脉冲持续时间大于pulse_r,但是如果小于另一个值pulse_e尽管会通过,但是在仿真中显示的是“x”。这个持续时间是以通过某元器件延迟的百分比来表示的。比如通过某元件的延迟是1ns。0.5ns的脉冲表示为50%的持续时间。现在假设设计采用的频率是200MHz。对应的周期就是5ns。那么一半就是2.5ns。