以下是2404天前的记录
cpld
1 2017年09月26日 星期二一文读懂FPGA与CPLD的区别
(0)FPGA和CPLD都是可编程ASIC器件，在一定的层度上具有很大的相似性，但也有很多不同之处，因为各自的结构不同，让它们都各有特点。今天小编就带你来了解了解吧。1.CPLDCPLD主要是由可编程逻辑宏单元（LMC，LogicMacroCell）围绕中心的可编程互连矩阵单元组成，其中LMC逻辑结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。到90年代，CPLD发展更为迅速，不仅具有电擦除特性，而且出现了边缘扫描及在线可编程等**特性。较常用的有Xilinx公司的EPLD和Altera公司的CPLD。2.FPGAFPGA通常包含三类可编程资源：可编程逻辑功能块、可编程I/O块和可编程互连。可编程逻辑功能块是实现用户功能的基本单元，它们通常排列成一个阵列，散布于整个芯片；可编程I/O块完成芯片上逻辑与外部封装脚的接口，常围绕着阵列排列于芯片四周；可编程内部互连包括各种长度的连线线段和一些可编程连接开关，它们将各个
基于FPGA/CPLD的数字电路原理解答
(0)
不夸张的说FPGA/CPLD它是可以完成任何数字器件的功能，不论是高性能的cup处理器还是*简单的74电路等，这些功能都可以用FPGA/CPLD。主要是由逻辑功能排列成阵，可编程的内部去链接这些逻辑功能块。当产生门控时钟的组合逻辑超过**时，证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不应该用多级组合逻辑去钟控PLD设计中的触发器。图1 给出一个含有险象的多级时钟的例子。时钟是由SEL引脚控制的多路选择器输出的。多路选择器的输入是时钟（CLK）和该时钟的2分频 （DIV2）。由 图1的定时波形图看出，在两个时钟均为逻辑1的情况下，当SEL线的状态改变时，存在静态险象。险象的程度取决于工作的条件。 多级逻辑的险象是可以去除 的。图2 给出图1 电路的一种单级时钟的替代方案。图中SEL引脚和DIV2信号用于使能D触发器的使能输入端，而不是用于该触发器的时钟引脚。采用这个电路并不需要附加PLD的逻辑单元，工作却可靠多了。 不同的系统需要采用不同的方法去除多级时钟，并没有固定的模式。1 行波时钟另一种流行的时钟电路是采用行波时钟，即
备案号：粤ICP备11010883号|
公安机关备案号：44040202000676|
版权问题及信息删除： 0756-2183556
QQ：
Copyright?2004-2017 珠海市金信桥网络科技有限公司 版权所有
