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基于SystemC的通用嵌入式存储器模型设计

1 引言建立芯片模型是在早期进行芯片架构决策的有效方法，通过建模不仅可以对芯片的性能做出分析，还可以在硬件没有完成之前开发软件，不仅提高了产品成功率，而且缩短了研发周期。设计人员早期采用C/C++语言进行硬件建模。但是随着软硬件复杂度的提高，C/C++语言难以再满足要求。OSCI适时推出了SystemC语言来适应新的需求。如今SystemC已经被广泛应用于SoC软硬件建模中。目前大部分SystemC建模方面的文献是作者对自己所设计芯片整体模型的描述，这种针对特定芯片设计的文献虽然都有参考价值，但是其模型本身借鉴性有限。另一方面，构成SoC硬件的基本组件因为可重用的缘故，其模型设计具有更好的可借鉴性。这方面的研究成果相对较少，而且集中在总线建模方面，也可以看到多核设计方面的建模方法。除了上述总线、CPU 架构外，片内或片外存储器同样是系统关键模块，对系统性能有着至关重要的影响。文献［6］对SystemClick框架做了扩展，从而通过存储器模型能够分析共享存储器对性能的影响。文献［7］针对多通道DRAM 做了建模，并且分析了不同的配置和使用情况对性能的影响。这两篇文献都对所设计的模型做了详

Synopsys Virtualizer*新版本将VDK仿真性能提升多达5倍

　　新思科技公司（Synopsys， Inc.，纳斯达克股票市场代码：SNPS）日前宣布：其用于创建Virtualizer虚拟开发套件（VDK）和软件开发套件的*新版Virtualizer™工具开始供货，该工具把虚拟原型作为嵌入式目标以在*短的时间内完成高质量的软件。*新版Virtualizer实现了包括MultiSim、SimSight和FastBuild在内的多项新功能，从而使VDK的仿真性能提升多达5倍，同时加快了VDK的提供进程以更早开始软件开发。亮点：· Synopsys Virualizer工具套件使虚拟开发套件（VDK）的开发和部署能够用于早期软件开发· Virualizer MultiSim使VDK仿真速度加快多达5倍，这是通过利用主机上多个内核来支持VDK并行执行而实现的· Virtualizer SimSight使仿真性能的瓶颈能够被快速可视化识别，从而带来多达5倍的性能增加· Virtualizer FastBuild缩短了VDK构建和连接时间，并加快了为软件开发人员增量式的VDK的部署“虚拟原型的一个益处就是能够把原型扩展到整个系统，”西门子**工程师Andre

新一代IC设计聚焦改善混合信号验证技术

IC设计业界目前正研究如何统合Verilog-AMS与IEEE 1800标准的SystemVerilog，或导入模拟混合信号(AMS)成为新的SystemVerilog-AMS标准。目前四大验证语言标准有Verilog-A与Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS为*新标准，但仍需数年研究才能供业界使用。根据智财标准设立组织Accellera官网，许多研究正如火如荼进行，聚焦新功能与产业升级需求，欲改善混合信号设计与验证技术，并将AMS设计导入SystemVerilog Assertions。2012年12月，Accellera Verilog-AMS委员会主席Scott Little召开会议，召集产业专家企图整合Verilog-AMS至SystemVerilog。不久后决定，与其开发Verilog-AMS与SystemVerilog之间的互通性(interoperability)，不如创造全新标准，也就是将SystemVerilog触角延伸至AMS领域。2014年Accellera董

详解FPGA开发流程中每一环节的物理含义和实现目标