该信道化设计采用多相滤波器算法，该算法比低通滤波器组的算法更高效，且硬件实现简单。其主要的运算是复滤波、复乘法和复IDFT运算。设接收机的信道数N=32，低通原型滤波器阶数M=256(考虑到正交下变频单元已滤波，等价于多相滤波器为8阶)，则所需乘法数：P=N+2M+Mlog2(M)=2592。如果采用普通的低通滤波器组方式，则所需乘法次数：P=N(M+1)=8224。可见，多相滤波器算法比低通滤波器组的算法更高效。其次，DFT采用FFT实现，FFT运算的核心是蝶形运算，由复数乘法和加法组成，可以利用Quartus提供的IP核很方便实现。多相滤波模块的FPGA实现如图5所示。由于累乘累加后数据产生冗余位，可能导致后级运算溢出，因此需在中间过程数据截位，保证适当有效数据位。
3模块测试
当输入为线性调频信号，f0=950MHz，带宽B=30MHz，输入信号及频谱特征如图6所示。通过Matlab产生测试所需的线性调频信号，并保存为．dat文件，通过testbench编写、读出．dat文件的数据作为模块的仿真激励。模块输出通过testbench写文件的方式输出，再通过Matlab绘图。信道输出如图7，输出信号的能量主要集中在11～13信道，频域输出幅值约为-3dB，而其他通道输出都在-40dB以下。因此，确定门限后，可输出这些通道的信号。
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